[发明专利]存储器装置

说明书

本发明公开了一种存储器装置。所述存储器装置包含共享数据总线、多个存储体及控制电路。所述多个存储体共享所述共享数据总线。各存储体包含存储器件及数据寄存器。所述数据寄存器耦接于所述存储器件与所述共享数据总线之间，用以存储读取自所述存储器件的数据。所述控制电路耦接于所述存储器件及所述多个存储体的多个数据寄存器，用以依据地址信号与存取信号控制各所述存储体的所述存储器件将所述数据输出至相对应的所述数据寄存器，以及依据所述地址信号与可编程延迟时间控制所述多个数据寄存器将数据自所述多个存储体输出至所述共享数据总线。所述存储器装置无需在共享数据总线与外接数据总线之间设置数据寄存器，以节省电路面积与生产成本。

技术领域

本发明涉及存储器，尤其涉及一种具有多个存储体的存储器装置，所述存储器装置可依据一可编程延迟时间来连续地将所述多个存储体的数据输出到一共享数据总线。

背景技术

由于存取时延(access latency)的缘故，现有的存储器会采用数据寄存器(诸如先进先出寄存器(first-in first-out register，FIFO register))以供数据暂存。请参阅图1，图1是现有的动态随机存取存储器(dynamic random access memory，DRAM)100的示意图。由图1可知，控制电路104会依据存取信号ACS(时钟信号)控制各解码器(decoder)110_1-110_3以对地址信号ADD进行解码，从多个存储器单元阵列(memory cell array)106_1-106_3所读取的数据便可通过各自的数据路经SA1-SA3来传送到多个灵敏放大器(senseamplifier)120_1-120_3。多个灵敏放大器120_1-120_3紧接着分别将读取自多个存储器单元阵列106_1-106_3的数据通过共享数据总线(common data bus)160(由多个存储体(memory bank)102_1-102_3所共享)来传送到数据寄存器130(诸如先进先出寄存器)(以下称为“数据寄存器(先进先出寄存器)130”)，而输出电路132的芯片外驱动器(off-chipdriver，OCD)140(在图1中，标记为“OCD”)会接收数据寄存器(先进先出寄存器)130的输出以产生数据输出DQ，其中数据寄存器(先进先出寄存器)130的数据输出时序是由控制电路104所控制。另外，在写入模式中，输出电路132的输入缓冲器150会接收欲写入的数据，并且将欲写入的数据通过共享数据总线160传送到多个灵敏放大器120_1-120_3。

图2绘示了图1所示的动态随机存取存储器100操作在连续读取模式/突发模式/丛发模式(burst mode)以连续读取同一存储体的信号时序图。为了方便说明，图2所示的存取信号ACS的信号波形标记了多个上升沿R₀-R₁₆。在上升沿R₀，存储体102_1会依据解码器110_1的输出启用(enable)数据存取操作。经过一段时间(一地址访问时间(address accesstime，tAA))之后，多笔数据D0-D3会从存储器单元阵列106_1读取至数据路经SA1(于上升沿R₄与上升沿R₅之间的一时间点)，灵敏放大器120_1接着会将多笔数据D0-D3通过共享数据总线160传送到数据寄存器(先进先出寄存器)130。由于动态随机存取存储器100的读延时(read latency)为9个时钟周期(clock cycle)(标记为RL1)，因此，多笔数据D0-D3会分别于多个上升沿R₉-R₁₂自芯片外驱动器140输出。相似地，读取自存储器单元阵列106_2的多笔数据D4-D5会分别于多个上升沿R₁₃-R₁₄从芯片外驱动器140输出，而读取自存储器单元阵列106_3的多笔数据D6-D7会分别于上升沿R₁₅-R₁₆从芯片外驱动器140输出。