[发明专利]一种基于锁相环的三模冗余抗辐射加固时钟生成电路

说明书

技术领域

本发明涉及一种基于锁相环的时钟生成电路，尤其涉及一种三模冗余结构的抗辐射加固时钟生成电路。

背景技术

随着集成电路特征尺寸的不断缩小，针对太空辐射环境中高能粒子撞击所引发的单粒子瞬态(SET)效应越发不容忽视。稳定高速的系统时钟是确保系统高速稳定运转的关键，单粒子瞬态(SET)效应不但能使得锁相环的输出时钟信号发生错误，错误的时钟还将引发数据传输错误甚至于整个系统瘫痪。

针对单粒子效应的严重性，用带有抗辐射加固设计的锁相环提供系统时钟显得十分必要。根据对锁相环单粒子效应的分析，非加固的锁相环电路其内部存在多处敏感节点，尤其是电荷泵和压控振荡器等模拟模块，一旦受到一次单粒子扰动，便需要一段时间才能够重新恢复到稳定的状态。

针对已有的锁相环抗辐射加固技术，主要分为两类：一类为针对锁相环内部多处敏感节点进行冗余或补偿等方式进行加固。由于锁相环内部敏感节点较多，只能将影响较大的节点进行加固设计，这样只是从大概率上对SET效应进行加固，将错误率降低部分；另一类为对锁相环进行系统级加固，如已有的两模冗余加固结构，由于该方式是根据发生错误指示后将两路信号进行切换输出，时间反应上不能做到及时切换，加固效果欠佳。

发明内容

本发明的技术解决问题是：为克服现有技术的不足，提供一种基于锁相环的三模冗余抗辐射加固时钟生成电路，使因单粒子瞬态效应使得锁相环的输出时钟信号发生错误的概率降低。

为解决上述技术问题，本发明采用的技术方案包括：

一种基于锁相环的三模冗余抗辐射加固时钟生成电路，包括锁相环、投票表决单元和数字滤波单元，

锁相环有三个，三个独立的锁相环并联连接，输出时钟信号为CK1、CK2、CK3，在正常工作时，CK1、CK2、CK3频率相同，投票表决单元接收CK1、CK2、CK3时钟信号；当CK1、CK2、CK3中至少两个电平相同时，经投票表决将至少两个电平相同的信号CK传输给数字滤波单元，数字滤波单元对表决得到的信号CK进行处理，如果存在毛刺，则将毛刺滤除后输出信号；如果不存在毛刺，则直接输出信号。

锁相环包括鉴频鉴相器、电荷泵、滤波器、压控振荡器和分频器，鉴频鉴相器实时采集外部参考信号FREF和分频器的分频信号，并对两个信号进行频率比较和相位比较，得到UP和DN信号，并将UP和DN信号传输给电荷泵，电荷泵接收UP和DN信号，将UP和DN信号转化成电流信号并输入给滤波器，对滤波器充放电，滤波器将输入的电流信号转换为电压信号，并将电压信号传输给压控振荡器，电压信号控制压控振荡器产生相应频率的输出信号PLL_CK，PLL_CK信号输出给分频器，分频器对PLL_CK信号进行分频得到分频信号，将分频信号输出给鉴频鉴相器。

投票表决单元包括三个二与非门和一个三与非门，CK1、CK2、CK3信号两两组合，分别作为三个二与非门的信号输入，三个二与非门的信号输出作为三与非门的信号输入，三与非门输出信号CK，

输出信号CK满足布尔逻辑关系式：CK＝CK1·CK2+CK2·CK3+CK1·CK3.

三路输入信号CK1、CK2、CK3的任何一路发生异常时，输出信号CK与另外两路正常信号的状态保持一致，并且不需要反应时间。

所述数字滤波单元包括延时单元、第三反相器和二与非门，投票表决单元的输出信号CK一路输入到延时单元，延时单元输出CK的延迟信号给二与非门一端，另一路直接输入到二与非门的另一端，二与非门的输出信号输入给反相器，反相器的输出即为最终的数字滤波器单元的输出信号OUT。

所述延时单元包括第一反相器和第二反相器，第一反相器和第二反相器串联连接，通过设定两个反相器的尺寸可以得到不同延时时间，以滤除相应的毛刺脉宽。

本发明与现有技术相比的优点在于：

(1)本发明采用的锁相环系统三模冗余结构，三个锁相环中任何一路发生异常，系统的最终输出均不会受到任何影响，对单粒子瞬态具有很强的免疫力，抗单粒子瞬态的能力优于仅对锁相环内部敏感节点加固的方式；

(2)本发明无需对锁相环内部的错误状态进行检测，也无需在多个锁相环之间进行切换，单个锁相环发生错误后无需反应时间即可输出正确结果，具有实现方便的特点；

(3)本发明采用数字滤波的方法来滤除投票表决过程中输出信号出现的毛刺，确保了锁相环输出的时钟信号的稳定性和可靠性。

附图说明

图1为本发明电路框图；

图2为本发明锁相环示意图；