[发明专利]一种基于锁相环的三模冗余抗辐射加固时钟生成电路

权利要求书

1.一种基于锁相环的三模冗余抗辐射加固时钟生成电路，其特征在于，包括锁相环(2)、投票表决单元(3)和数字滤波单元(4)，

锁相环(2)有三个，三个独立的锁相环并联连接，输出时钟信号为CK1、CK2、CK3，在正常工作时，CK1、CK2、CK3频率相同，投票表决单元(3)接收CK1、CK2、CK3时钟信号；当CK1、CK2、CK3中至少两个电平相同时，经投票表决将至少两个电平相同的信号CK传输给数字滤波单元(4)，数字滤波单元(4)对表决得到的信号CK进行处理，如果存在毛刺，则将毛刺滤除后输出信号；如果不存在毛刺，则直接输出信号。

2.如权利要求1所述的一种基于锁相环的三模冗余抗辐射加固时钟生成电路，其特征在于，锁相环(2)包括鉴频鉴相器(211)、电荷泵(212)、滤波器(213)、压控振荡器(214)和分频器(215)，鉴频鉴相器(211)实时采集外部参考信号FREF和分频器(215)的分频信号，并对两个信号进行频率比较和相位比较，得到UP和DN信号，并将UP和DN信号传输给电荷泵(212)，电荷泵(212)接收UP和DN信号，将UP和DN信号转化成电流信号并输入给滤波器(213)，对滤波器(213)充放电，滤波器(213)将输入的电流信号转换为电压信号，并将电压信号传输给压控振荡器(214)，电压信号控制压控振荡器(214)产生相应频率的输出信号PLL_CK，PLL_CK信号输出给分频器(215)，分频器(215)对PLL_CK信号进行分频得到分频信号，将分频信号输出给鉴频鉴相器(211)。

3.如权利要求1所述的一种基于锁相环的三模冗余抗辐射加固时钟生成电路，其特征在于，投票表决单元(3)包括三个二与非门(33)和一个三与非门(34)，CK1、CK2、CK3信号两两组合，分别作为三个二与非门(33)的信号输入，三个二与非门(33)的信号输出作为三与非门(34)的信号输入，三与非门(34)输出信号CK。

4.如权利要求3所述的一种基于锁相环的三模冗余抗辐射加固时钟生成电路，其特征在于，输出信号CK满足布尔逻辑关系式：CK＝CK1·CK2+CK2·CK3+CK1·CK3。

5.如权利要求3所述的一种基于锁相环的三模冗余抗辐射加固时钟生成电路，其特征在于，三路输入信号CK1、CK2、CK3的任何一路发生异常时，输出信号CK与另外两路正常信号的状态保持一致，并且不需要反应时间。

6.如权利要求1所述的一种基于锁相环的三模冗余抗辐射加固时钟生成电路，其特征在于，所述数字滤波单元(4)包括延时单元、第三反相器(44)和二与非门(43)，投票表决单元(3)的输出信号CK一路输入到延时单元，延时单元输出CK的延迟信号给二与非门(43)一端，另一路直接输入到二与非门(43)的另一端，二与非门(43)的输出信号输入给反相器(44)，反相器(44)的输出即为最终的数字滤波器单元(4)的输出信号OUT。

7.如权利要求6所述的数字滤波单元，其特征在于，所述延时单元包括第一反相器(41)和第二反相器(42)，第一反相器(41)和第二反相器(42)串联连接，通过设定两个反相器的尺寸可以得到不同延时时间，以滤除相应的毛刺脉宽。