[发明专利]高线性度的相位插值器

说明书

本发明提供一种高线性度的相位插值器，包括：一负载电路，所述负载电路连接一等电位端；一差分对组，所述差分对组连接所述负载电路、一第一信号输入端、一第二信号输入端、一第三信号输入端和一第四信号输入端；一主电流源偏置阵列，所述主电流源偏置阵列连接所述差分对组、一象限控制信号输入端、一第一相位控制信号输入端和一第一偏置电压输入端；和两副电流源偏置阵列，两副电流源偏置阵列分别连接所述主电流源偏置阵列、一第二相位控制信号输入端和一第二偏置电压输入端。本发明的一种高线性度的相位插值器，可以获得高线性度的相位输出。

技术领域

本发明涉及相位插值器领域，尤其涉及一种高线性度的相位插值器。

背景技术

CDR(时钟数据恢复电路)是serders(串行器和解串器)接收端关键的部分，通常有两种结构，一类是基于锁相环PLL的CDR，其中还包含VCO模块(压控振荡器)，电路需要消耗更大的芯片面积和功耗；另一类是基于DLL(延迟锁相环)的CDR，但DLL中的VCDL(压控延迟线)的电压控制相位的调节范围有限，存在最大和最小值，而serders的TX和RX(发送端和接收端)通常存在一定的频率不匹配，导致RX端的采样时钟和TX端的时钟的相位差随着时间而逐渐变大，所以RX需要一个相位在360度的范围内可调的时钟。而相位插值器就可以弥补DLL在相位调节方面的不足，可以使时钟产生360度范围的调节。

通常，根据相位插值器中相位控制电路的设计，可以将相位插值器分为数字相位插值器和模拟相位插值器两种。其中数字相位插值器的数字控制电路较为复杂，且工作频率较低，相位的步长较大，但其面积小，功耗低；而模拟相位插值器的功耗相对较高，且电路输出效果受PVT(功率/电压/温度)影响较大。

请参阅图1，一种典型的数字相位插值器，其包含四个差分对、十七个电流源和一个由多个MOS管组成的一组选择开关，其中两个固定电流源的大小为半个单位电流，分别连接到两组差分对通路中，另外十五组电流源为单位电流源，通过MOS管的开和端来控制电流源的连接位置。

第一差分对的第一晶体管和第二差分对的第二晶体管的栅极输入共同连接到输入信号IP，第一差分对的第二晶体管和第二差分对的第一晶体管的栅极输入共同连接到输入信号IN，第三差分对的第一晶体管和第四差分对的第二晶体管的栅极输入共同连接到输入信号QP,第三差分对的第一晶体管和第四差分对的第二晶体管的栅极输入共同连接到输入信号QN；各差分对的第一MOS晶体管管的漏端共同连接到负载电阻R1，并形成输出节点OUTN，各差分对的第二MOS管的漏端共同连接到负载电阻R2，并形成输出节点OUTP，其中R1和R2大小相等，并连接到电源电压VDD。相位插值器可从节点OUTN、OUTP输出具有期望相位的差分信号。第一和第二差分对的源端分别与一组MOS开关相连接，该组MOS开关的栅极由一组相位相反的控制信号控制，使MOS管的源端与尾电流源组的一个输出端相连通；第三和第四差分对的源端分别与另一组MOS开关相连接，该组MOS开关的栅极由另一组相位相反的控制信号控制，MOS管的源端与尾电流源组的另一个输出端相连通。通过两组相位相反的四个控制信号，可以控制尾电流源的流向任意一个差分对，从而可以在四个象限内产生期望相位的输出信号。

差分输入信号IP、QP、IN、QN是具有接近正弦波形的四相信号，按照顺序具有90°相位差，且具有相同的幅度。假设差分输入信号IP、QP、IN、QN按顺序的相位角度分别为0°、90°、180°、270°。当象限控制信号使第一和第三差分对中有电流导通，则相位插值器工作在第一象限内；当象限控制信号使第二和第三差分对中有电流导通，则相位插值器工作在第二象限内；当象限控制信号使第二和第四差分对中有电流导通，则相位插值器工作在第三象限内；当象限控制信号使第一和第四差分对中有电流导通，则相位插值器工作在第四象限内。