[发明专利]一种IOL测试验证方法和装置

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及一种IOL测试验证方法和装置。

背景技术

随着集成电路的高速发展，FPGA作为一种可编程逻辑器件，在短短二十多年中从电子设计的外围器件逐渐演变为数字系统的核心。伴随半导体工艺技术的进步，FPGA器件的设计技术取得了飞跃发展及突破，达到了高密度、高保密、低功耗、低成本、系统集成、动态可重构等特点。FPGA已经在通信、航天、消费电子等领域得到广泛应用，为了继续提高性能和降低功耗，采用20nm、14nm工艺已成为必然选择。

然而在FPGA集成密度越来越高，芯片面积越来越大的同时，FPGA芯片的外围管脚也越来越多，并且每个管脚都关系着芯片功能能否正常使用，如何快速的定位芯片管脚是否正常，需要一种简单高效的方法来实现，IOL应运而生。然而，IOL内嵌测试固然是一种高效简单的测试方法，但是缺乏对IOL本身的正常与否的验证，使IOL测试结果的正确性得不到保证。

发明内容

本发明旨在解决现有技术中FPGA中的IOL测试缺乏验证手段，正确性得不到保证的问题。

为解决上述技术问题，本发明实施例提供一种IOL测试验证方法，包括：

将FPGA中的各个待验证的IOL单元串接，并建立与各级所述IOL单元对应的比对链；

将激励输入串接的所述IOL单元中的第一级IOL单元和所述比对链，所述激励沿着串接的所述IOL单元进行传递，其中，上一级的所述IOL单元的输出作为下一级的所述IOL单元的输入；

将各级所述IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断所述IOL单元功能和/或连接关系是否正常。

可选的，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：

当所述IOL单元配置为旁路、锁存器、寄存器中的至少一种时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。

可选的，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：

当所述IOL单元配置为GDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。

可选的，所述将各级IOL单元的输出与对应的比对链的输出进行比对包括：

当所述IOL单元配置为MDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。

可选的，在根据比对结果判断所述IOL单元功能和/或连接关系是否正常之前，还包括：

将最后一级所述IOL单元的输出结果与预设结果进行比较，并根据比较结果以及所述比对结果判断所述IOL单元功能和/或连接关系是否正常。

本发明还提供了一种IOL测试验证装置，包括：

创建模块，将FPGA中的各个待验证的IOL单元串接，并建立与各级所述IOL单元对应的比对链；

输入模块，用于将激励输入串接的所述IOL单元中的第一级单元和所述比对链，所述激励沿着串接的所述IOL单元进行传递，其中，上一级的所述IOL单元的输出作为下一级的所述IOL单元的输入；

比对模块，用于将各级所述IOL单元的输出与对应的比对链的输出进行比对，根据比对结果判断所述IOL单元功能和/或连接关系是否正常。

可选的，所述比对模块还用于：

当所述IOL单元配置为旁路、锁存器、寄存器中的至少一种时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。

可选的，所述比对模块还用于：

当所述IOL单元配置为GDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。

可选的，所述比对模块还用于：

当所述IOL单元配置为MDDR模式时，将各级所述IOL的输出与相应的所述比较链的输出进行异或比对，并通过或门输出所述比对结果。

可选的，还包括比较模块，用于将最后一级所述IOL单元的输出结果与预设结果进行比较，并根据比较结果以及所述比对结果判断所述IOL单元功能和/或连接关系是否正常。

本发明的有益效果是：