[发明专利]一种安全级DCS产品点对点通信电路在审
申请号: | 201611190765.1 | 申请日: | 2016-12-21 |
公开(公告)号: | CN106776434A | 公开(公告)日: | 2017-05-31 |
发明(设计)人: | 李钊鹏;马刚 | 申请(专利权)人: | 中核控制系统工程有限公司 |
主分类号: | G06F13/40 | 分类号: | G06F13/40;G06F13/42 |
代理公司: | 核工业专利中心11007 | 代理人: | 任超 |
地址: | 100176 北京市*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 安全 dcs 产品 点对点 通信 电路 | ||
技术领域
本发明属于工业级数字化仪控系统通信领域,具体涉及一种安全级DCS产品点对点通信电路。
背景技术
随着数字化核安全级仪控系统在核电站安全级系统中的应用和普及,系统中的通信功能发挥着越来越重要的作用。系统中多个控制站之间点对点通信既要彼此独立,又要具备安全、高速、同步通信的特点,为满足以上要求需提出一种高速的点对点通信电路。
发明内容
本发明的目的在于为核电站安全级DCS产品提供一种既稳定可靠又安全智能的安全级通信电路。
本发明的技术方案如下:
一种安全级DCS产品点对点通信电路,所述的点对点通信电路采用双FPGA架构,即采用2片FPGA,分别为处理FPGA和诊断FPGA,二者通过并口直接连接,通过手动复位电路复位,并分别与电源电路、管理总线电路、控制总线电路、槽位/控制站/机箱地址电路以及6路光纤通道电路相连;
所述的处理FPGA和诊断FPGA分别与各自的时钟电路、存储器电路以及下载电路相连,两套时钟电路、存储器电路以及下载电路彼此独立,互不影响;所述的处理FPGA与指示灯连接。
本电路通过所述的管理总线与DCS系统机箱中的管理模块进行通信并接受其管理;通过控制总线接收DCS系统机箱中控制器的下行信息,2片FPGA对所述控制器的下行信息进行处理,再经过6路光纤通道发送到另外一个DCS控制站;或者经过6路光纤通道接收另外一个DCS控制站的信息,经过2片FPGA处理之后,通过控制总线上送到控制器,如此实现本DCS控制站与其他DCS控制站之间的点对点通信。
所述的诊断FPGA和处理FPGA各自供电进行交叉监测,确保当某一FPGA电源故障时,另一FPGA能够及时知晓,并按照故障预案进行及时处理。
所述的电源采用24V冗余供电,24V电源经过DC-DC转换后,为FPGA提供核心电平和IO电平,2片FPGA的DC-DC转换采用不同方案,以避免共因故障。
所述的时钟电路采用高精度的温补晶振作为FPGA的主时钟源,2片FPGA各自拥有一个时钟电路,两个时钟电路分别采用不同厂家不同工艺的晶振;所述的存储器用于保存通信处理过程中的数据和参数等信息;所述的下载电路用于向FPGA下载代码。
所述的管理总线采用RS485电路,最高通信速率可以达到40Mbps。
所述的控制总线采用M-LVDS电路实现高速通信,正常通信速率为100Mbps。
所述的槽位/控制站/机箱地址电路用于识别槽位、控制站和机箱的地址,用以区别本模块在DCS系统中的具体位置;所述的指示灯用于指示本模块的运行状态,分为电源指示灯、警告指示灯、运行指示灯、通信指示灯和6路光纤通道的收发指示灯。
所述的6路光纤通道模块包含6个光纤通道,每个通道的接收和发送彼此独立,互不干扰,可实现全双工通信,所述光纤通道采取光纤介质传输,工作中通信速率为100Mbps。
当所述电路陷入到故障时,2片FPGA可通过所述的手动复位模块进行手动复位。
本发明的显著效果在于:
本电路采用双FPGA架构,每组数据接收和发送数据都需要经过2片FPGA的共同计算和确认无误之后,才会进行通信,可以保证通信的正确性;双FPGA内部均为固化电路,处理速度快,可以保证数据处理的实时性;本发明能够实现1个控制站与6个控制站之间同时通信的要求,最大化实现点对点通信的点位个数;本电路包含6个光纤通道,每个通道都具有单独接收和单独发送的能力,接收和发送彼此独立,互不干扰,可以实现全双工通信,通道采取光纤介质传输,保证了通信的高速性,稳定性和抗现场干扰能力。
附图说明
图1为本发明所述的一种安全级DCS产品点对点通信电路的通信实现框图。
具体实施方式
下面结合附图及具体实施例对本发明所述的一种安全级DCS产品点对点通信电路作进一步详细说明。
如图1所示,所述的点对点通信电路采用双FPGA架构,即采用2片FPGA,分别为处理FPGA和诊断FPGA,二者通过并口直接连接,通过手动复位电路复位,并分别与电源电路、管理总线电路、控制总线电路、槽位/控制站/机箱地址电路以及6路光纤通道电路相连;
所述的处理FPGA和诊断FPGA分别与各自的时钟电路、存储器电路以及下载电路相连,两套时钟电路、存储器电路以及下载电路彼此独立,互不影响;所述的处理FPGA与指示灯连接。
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