[发明专利]数字电路结构

权利要求书

1.一种电路结构，包括与位线连接的多个存储单元，每个所述存储单元包括：

第一晶体管，包括栅极、源极和漏极，其中，第一阈值电压与所述第一晶体管相关联；

第二晶体管，包括栅极、源极和漏极，其中，第二阈值电压与所述第二晶体管相关联；

存储节点，连接至所述第一晶体管的栅极；以及

字线，连接至所述第二晶体管的栅极；

其中，每个所述存储单元的所述第一晶体管和所述第二晶体管串联连接，当所述多个存储单元中的第一存储单元的所述第二晶体管导通并且所述第一晶体管不导通时，所述多个存储单元中的第二存储单元的所述第一晶体管导通并且所述第二晶体管不导通，其中，所述第一阈值电压低于所述第二阈值电压；

其中，所述第一晶体管包括：

第一扩散区；

第一条带，用作第一栅极线并且具有：

第一段，跨过所述第一扩散区；

第二段，跨过所述第一扩散区；和

第三段，将所述第一段耦接至所述第二段；以及

所述第二晶体管包括：

第二扩散区；

第二条带，用作跨过所述第二扩散区的第二栅极线；

第三条带，用作跨过所述第二扩散区的第三栅极线；

其中，使用不同于所述第二栅极线和所述第三栅极线的第一层将所述第二栅极线耦接至所述第三栅极线。

2.根据权利要求1所述的电路结构，其中，所述存储节点被配置为存储为0的位值或为1的位值。

3.根据权利要求2所述的电路结构，其中，所述第二晶体管能将存储在所述存储节点上的位值输出至所述第二晶体管的漏极。

4.根据权利要求2所述的电路结构，还包括：存储元件，连接至所述存储节点。

5.根据权利要求4所述的电路结构，其中，所述存储元件是电性的。

6.根据权利要求5所述的电路结构，其中，所述存储元件包括电容。

7.根据权利要求4所述的电路结构，其中，所述存储元件是磁性的。

8.一种SRAM单元结构，包括多个存储单元，每个所述存储单元包括：

读端口，包括第一端、第二端和第三端，所述读端口与读端口阈值电压相关联；

拉元件，包括第一端和第二端，所述拉元件的第一端连接至所述读端口的第三端，所述拉元件与拉元件阈值电压相关联；

位值存储元件，包括连接至所述拉元件的第二端的输出端；

所述SRAM单元结构还包括：

位线，连接至每个所述存储单元的所述读端口的第一端；以及

字线，连接至每个所述存储单元的所述读端口的第二端；

其中，当所述多个存储单元中的第一存储单元的所述读端口导通并且所述拉元件不导通时，所述多个存储单元中的第二存储单元的所述拉元件导通并且所述读端口不导通，所述读端口阈值电压高于所述拉元件阈值电压；

其中，所述读端口包括：

第一扩散区；

第一条带，用作跨过所述第一扩散区的第一栅极线；

第二条带，用作跨过所述第一扩散区的第二栅极线；

其中，使用不同于所述第一栅极线和所述第二栅极线的第一层将所述第一栅极线耦接至所述第二栅极线；

位于所述第一条带和所述第二条带之间的所述第一扩散区的第一部分与所述读端口的所述第三端相关联；

所述第一扩散区的第二部分和所述第一扩散区的第三部分与所述读端口的所述第一端相关联；以及

所述第一条带和所述第二条带与所述读端口的所述第二端相关联。

9.根据权利要求8所述的SRAM单元结构，其中，所述读端口包括NMOS晶体管，并且所述拉元件包括NMOS晶体管，其中，所述拉元件还包括第三端，并且所述拉元件的第三端接地。