[发明专利]半导体结构以及半导体结构的形成方法

说明书

一种半导体结构以及半导体结构的形成方法，形成方法包括：在核心层露出的基底上以及核心层顶部和侧壁上形成侧墙层；刻蚀去除位于核心层顶部上以及部分基底上的侧墙层，形成覆盖核心层侧壁的侧墙，侧墙包括位于基底上的第一侧墙以及位于第一侧墙顶部上的第二侧墙，其中，在垂直于基底表面且沿基底指向核心层的方向上，所述第二侧墙在平行于所述基底表面方向上的宽度尺寸逐渐减小；去除核心层；在侧墙露出的基底上形成覆盖侧墙侧壁的牺牲层；去除高于第一侧墙顶部的牺牲层；去除第二侧墙；去除剩余牺牲层；以第一侧墙为掩膜刻蚀基底，在基底内形成目标图形。本发明避免了双重图形化工艺过程中的奇偶效应问题，从而提高了形成的目标图形的质量。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体结构以及半导体结构的形成方法。

背景技术

半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进。随着半导体技术的不断进步，器件的功能不断强大，但是半导体制造难度也与日俱增。光刻技术是半导体制造工艺中最为关键的生产技术，随着半导体工艺节点的不断减小，现有的光源光刻技术已经无法满足半导体制造的需求要，超紫外光光刻技术(EUV)、多波束无掩膜技术和纳米压印技术成为下一代光刻候选技术的研究热点。但是上述的下一代光刻候选技术仍然存在有不便与缺陷，亟待加以进一步的改进。

当摩尔定律继续向前延伸的脚步不可逆转的时候，双重图形化(DP：Double-Patterning)技术无疑成为了业界的最佳选择之一，双重图形化技术只需要对现有的光刻基础设施进行很小的改动，就可以有效地填补更小节点的光刻技术空白，改进相邻半导体图形之间的最小间距(pitch)。双重图形化技术的原理是将一套高密度的图形分解成两套分立的、密度低一些的图形，然后将它们制备到晶圆上。现有技术的双重图形化技术主要有：自对准双重图形化(SADP：Self-Aligned Double-Patterning)、二次光刻和刻蚀工艺(LELE：Litho-Eth-Litho-Eth)。由于自对准双重图形化工艺更为简单，成本更低，因此，在半导体器件的形成工艺中多采用自对准双重图形化工艺。

然而，现有技术中采用双重图形化的方法刻蚀基底，刻蚀后基底内形成的目标图形质量差，影响形成的半导体结构的性能和良率。

发明内容

本发明解决的问题是提供一种半导体结构以及半导体结构的形成方法，改善形成的目标图形质量，从而提高形成的半导体结构的性能和良率。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有若干分立的核心层；在所述核心层露出的基底上以及所述核心层顶部和侧壁上形成侧墙层；刻蚀去除位于所述核心层顶部上以及部分基底上的侧墙层，形成覆盖所述核心层侧壁的侧墙，所述侧墙包括位于所述基底上的第一侧墙以及位于所述第一侧墙顶部上的第二侧墙，其中，在垂直于所述基底表面且沿所述基底指向核心层的方向上，所述第二侧墙在平行于所述基底表面方向上的宽度尺寸逐渐减小；去除所述核心层；在去除所述核心层之后，在所述侧墙露出的基底上形成覆盖所述侧墙侧壁的牺牲层，且所述牺牲层的材料与所述侧墙材料不同；去除高于所述第一侧墙顶部的牺牲层；去除所述第二侧墙；去除剩余牺牲层；以所述第一侧墙为掩膜刻蚀所述基底，在所述基底内形成目标图形。

可选的，所述第一侧墙远离所述核心层的侧壁表面相对于所述基底表面垂直。

可选的，在形成所述侧墙之前，位于所述基底上的侧墙层的厚度为100埃～300埃。

可选的，采用原子层沉积工艺，形成所述侧墙层。

可选的，在去除所述第二侧墙以及高于所述第一侧墙顶部的牺牲层之前，所述牺牲层顶部与所述第二侧墙顶部齐平；或者，所述牺牲层顶部高于所述第二侧墙顶部。

可选的，所述侧墙层的材料为氮化硅。