[发明专利]用于DDS数字内核与数模转换器的电路接口系统

说明书

本发明涉及一种用于DDS数字内核与数模转换器的电路接口系统，其包括DDS内核以及DAC内核；还包括内核接口电路，内核接口电路包括第一数据控制级、第二数据控制级以及第三数据控制级；第一数据控制级接收DDS内核产生的四路并行数据以及DDS内核产生的第一内核时钟；第二数据控制级，将四路并行数据分为两组相位相差180°的数据，并传输至第三数据控制级内，第三数据控制级接收第二数据控制级传输的两组相位相差180°的数据后，在四路相差90°相位的分频电路时钟作用下，将四路并行数据按90°相位差依次传输至DAC内核内。本发明结构紧凑，保证由DDS内核产生的四路高速并行数据能够按序传输至数模转换器，安全可靠。

技术领域

本发明涉及一种电路接口系统，尤其是一种用于DDS数字内核与数模转换器的电路接口系统，属于微电子的技术领域。

背景技术

直接数字频率合成器(DDS)芯片是一种高速数模混合集成电路，其内部集成了DDS数字内核电路和数模转换器电路，由DDS内核产生数字信号，经由数模转换器转换成模拟信号输出。对于高速直接数字频率合成器(DDS)电路，为了减轻数字处理电路的压力，常采用多路并行数据架构，即由DDS数字内核运算产生多路并行数据，输入至数模转换器经译码等处理后再合成为一路数据，驱动数模转换器的开关电路输出模拟信号。

目前，主流的架构包括单路、双路以及四路等并行架构，例如对于一款4GSPS输入率的DDS电路，采用四路并行架构，由DDS数字内核运算产生四路1GSPS的并行数据输入至数模转换器电路，经数模转换器电路译码处理后再合成为一路4GSPS输入率的数据，驱动数模转器开关电路输出相应的模拟信号，这样DDS数字内核和数模转换器译码器等数字逻辑电路的设计要求由4GSPS降低至1GSPS输入率，降低了设计难度，并能实现更高速度的DDS芯片。

采用上述多路并行数据架构的DDS芯片难点之一就是DDS数字内核与数模转换器电路的数据接口问题，与单路数据相比，多路并行数据需要将多路高速并行数据按次序输入至数模转换器中，如果接口系统设计不好容易出现数据次序混乱，从而影响后面的多路数据合成，产生输出信号错误。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种用于DDS数字内核与数模转换器的电路接口系统，其结构紧凑，保证由DDS内核产生的四路高速并行数据能够按序传输至数模转换器，安全可靠。

按照本发明提供的技术方案，所述用于DDS数字内核与数模转换器的电路接口系统，包括DDS内核以及DAC内核；还包括用于连接DDS内核与DAC内核连接的内核接口电路，所述内核接口电路包括第一数据控制级、第二数据控制级以及第三数据控制级，第一数据控制级与DDS内核连接，第一数据控制级通过第二数据控制级与第三数据控制级连接，第三数据控制级与DAC内核连接；

第一数据控制级接收DDS内核产生的四路并行数据以及DDS内核产生的第一内核时钟，以在第一内核时钟作用下，消除四路并行数据间的延迟后，将所述四路并行数据传输至第二数据控制级；

第二数据控制级接收第一数据控制级传输的四路并行数据后，在DDS内核产生的第一内核时钟以及第二内核时钟作用下，将四路并行数据分为两组相位相差180°的数据，并传输至第三数据控制级内，其中，第一内核时钟、第二内核时钟为相位相差180°的两相时钟；

第三数据控制级接收第二数据控制级传输的两组相位相差180°的数据后，在四路相差90°相位的分频电路时钟作用下，将四路并行数据按90°相位差依次传输至DAC内核内。

所述第一数据控制级包括第一级第一数据寄存器、第一级第二数据寄存器、第一级第三数据寄存器以及第一级第四数据寄存器，第一级第一数据寄存器的输入端接收DDS内核产生的第一路数据，第一级第二数据寄存器的输入端接收DDS内核产生的第二路数据，第一级第三数据寄存器的输入端接收DDS内核产生的第三路数据，第一级第四数据寄存器的输入端接收DDS内核产生的第四路数据；