[发明专利]用于DDS数字内核与数模转换器的电路接口系统有效
| 申请号： | 201611181645.5 | 申请日： | 2016-12-20 |
| 公开（公告）号： | CN106788390B | 公开（公告）日： | 2019-10-29 |
| 发明（设计）人： | 苏小波;于宗光;张涛;季惠才;杨霄垒;张甘英;邹家轩 | 申请（专利权）人： | 中国电子科技集团公司第五十八研究所 |
| 主分类号： | H03K19/0175 | 分类号： | H03K19/0175 |
| 代理公司： | 总装工程兵科研一所专利服务中心 32002 | 代理人： | 杨立秋 |
| 地址： | 214000*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 用于 dds 数字 内核 数模转换器 电路 接口 系统 | ||
1.一种用于DDS数字内核与数模转换器的电路接口系统，包括DDS内核（1）以及DAC内核（2）；其特征是：还包括用于连接DDS内核（1）与DAC内核（2）连接的内核接口电路，所述内核接口电路包括第一数据控制级（3）、第二数据控制级（4）以及第三数据控制级（5），第一数据控制级（3）与DDS内核（1）连接，第一数据控制级（3）通过第二数据控制级（4）与第三数据控制级（5）连接，第三数据控制级（5）与DAC内核（2）连接；
第一数据控制级（3）接收DDS内核（1）产生的四路并行数据以及DDS内核（1）产生的第一内核时钟，以在第一内核时钟作用下，消除四路并行数据间的延迟后，将所述四路并行数据传输至第二数据控制级（4）；
第二数据控制级（4）接收第一数据控制级（3）传输的四路并行数据后，在DDS内核（1）产生的第一内核时钟以及第二内核时钟作用下，将四路并行数据分为两组相位相差180°的数据，并传输至第三数据控制级（5）内，其中，第一内核时钟、第二内核时钟为相位相差180°的两相时钟；
第三数据控制级（5）接收第二数据控制级（4）传输的两组相位相差180°的数据后，在四路相差90°相位的分频电路时钟作用下，将四路并行数据按90°相位差依次传输至DAC内核（2）内。
2.根据权利要求1所述的用于DDS数字内核与数模转换器的电路接口系统，其特征是：所述第一数据控制级（3）包括第一级第一数据寄存器（6）、第一级第二数据寄存器（7）、第一级第三数据寄存器（8）以及第一级第四数据寄存器（9），第一级第一数据寄存器（6）的输入端接收DDS内核（1）产生的第一路数据，第一级第二数据寄存器（7）的输入端接收DDS内核（1）产生的第二路数据，第一级第三数据寄存器（8）的输入端接收DDS内核（1）产生的第三路数据，第一级第四数据寄存器（9）的输入端接收DDS内核（1）产生的第四路数据；
第一级第一数据寄存器（6）、第一级第二数据寄存器（7）、第一级第三数据寄存器（8）以及第一级第四数据寄存器（9）相对应的时钟端均接收DDS内核（1）产生的第一内核时钟，且第一级第一数据寄存器（6）、第一级第二数据寄存器（7）、第一级第三数据寄存器（8）以及第一级第四数据寄存器（9）均为上升沿触发寄存器。
3.根据权利要求2所述的用于DDS数字内核与数模转换器的电路接口系统，其特征是：所述第二数据控制级（4）包括第二级第一数据寄存器（10）、第二级第二数据寄存器（11）、第二级第三数据寄存器（12）以及第二级第四数据寄存器（13）；
第二级第一数据寄存器（10）的输入端与第一级第一数据寄存器（6）的输出端连接，第二级第二数据寄存器（11）的输入端与第一级第二数据寄存器（7）的输出端连接，第二级第三数据寄存器（12）的输入端与第一级第三数据寄存器（8）的输出端连接，第二级第四数据寄存器（13）的输入端与第一级第四数据寄存器（9）的输出端连接；
第二级第一数据寄存器（10）的时钟端、第二级第二数据寄存器（11）的时钟端接收DDS内核（1）产生的第二内核时钟，第二级第三数据寄存器（12）的时钟端、第二级第四数据寄存器（13）的时钟端接收DDS内核（1）产生的第一内核时钟；第二级第一数据寄存器（10）、第二级第二数据寄存器（11）、第二级第三数据寄存器（12）以及第二级第四数据寄存器（13）均为上升沿触发寄存器。
4.根据权利要求3所述的用于DDS数字内核与数模转换器的电路接口系统，其特征是：所述第三数据控制级（5）包括DLL电路（18）、四分频电路（19）、第三级第一数据寄存器（14）、第三级第二数据寄存器（15）、第三级第三数据寄存器（16）以及第三级第四数据寄存器（17）；
DLL电路（18）的一输入端以及第三级第一数据寄存器（14）的输入端均与第二级第一数据寄存器（10）的输出端连接，第三级第二数据寄存器（15）的输入端与第二级第二数据寄存器（11）的输出端连接，第三级第三数据寄存器（16）的输入端与第二级第三数据寄存器（12）的输出端连接，第三级第四数据寄存器（17）的输入端与第二级第四数据寄存器（13）的输出端连接；
所述四分频电路（19）能产生第一分频电路时钟、第二分频电路时钟、第三分频电路时钟以及第四分频电路时钟，第二分频电路时钟与第一分频电路时钟相位相差90°，第三分频电路时钟与第二分频电路时钟相位相差90°，第四分频电路时钟与第三分频电路时钟相位相差90°；
第一分频电路时钟与DLL电路（18）的另一输入端以及第三级第一数据寄存器（14）的时钟端连接，DLL电路（18）的输出端与四分频电路（19）的输入端连接；第三级第二数据寄存器（15）的时钟端接收四分频电路（19）产生的第二分频电路时钟，第三级第三数据寄存器（16）的时钟端接收四分频电路（19）产生的第三分频电路时钟，第三级第四数据寄存器（17）的时钟端接收四分频电路（19）产生的第四分频电路时钟；
第三级第一数据寄存器（14）的输出端、第三级第二数据寄存器（15）的输出端、第三级第三数据寄存器（16）的输出端以及第三级第四数据寄存器（17）的输出端均与DAC内核（2）连接；
第三级第一数据寄存器（14）、第三级第二数据寄存器（15）、第三级第三数据寄存器（16）以及第三级第四数据寄存器（17）均为上升沿触发寄存器。
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