[发明专利]时间数字转换器和时间测量方法

权利要求书

1.一种时间数字转换器，包括：

无序信号生成单元，用于生成多个无序的时钟信号；

采样单元，与所述无序信号生成单元连接，用于接收所述多个无序的时钟信号和待测输入信号，利用所述待测输入信号对所述多个无序的时钟信号进行采样，并输出对应的实际采样结果；

解码单元，与所述采样单元连接，用于接收所述实际采样结果，并根据所述实际采样结果和与所述多个无序的时钟信号的时序相关的时序信息确定所述待测输入信号的特定边沿与所述多个无序的时钟信号中的选定时钟信号的特定边沿之间的时间差，以获得所述待测输入信号的细时间结果；以及

粗时间计数单元，与所述无序信号生成单元连接，用于接收所述选定时钟信号和所述待测输入信号，并以所述选定时钟信号作为计数时钟来对所述待测输入信号进行计数，以获得所述待测输入信号的粗时间结果。

2.根据权利要求1所述的时间数字转换器，其特征在于，所述采样单元还用于接收校准信号，利用所述校准信号对所述多个无序的时钟信号进行采样，并输出对应的校准采样结果；

所述时间数字转换器还包括：

定序单元，与所述采样单元和所述解码单元连接，用于接收所述校准采样结果，根据所述校准采样结果确定所述多个无序的时钟信号的时序，并将与所述多个无序的时钟信号的时序相关的所述时序信息输出到所述解码单元。

3.根据权利要求2所述的时间数字转换器，其特征在于，所述时间数字转换器还包括：

时钟管理单元，用于生成所述校准信号。

4.根据权利要求3所述的时间数字转换器，其特征在于，所述时间数字转换器还包括：

选择器，与所述时钟管理单元和所述采样单元连接，用于接收所述待测输入信号和所述时钟管理单元输出的所述校准信号，并选择将所述待测输入信号和所述校准信号之一输入到所述采样单元。

5.根据权利要求1所述的时间数字转换器，其特征在于，所述无序信号生成单元包括：

时钟管理单元，用于利用锁相环生成至少一个初始时钟信号；以及

延时单元，与所述时钟管理单元连接，用于对所述至少一个初始时钟信号进行延时，以将所述至少一个初始时钟信号转换为所述多个无序的时钟信号。

6.根据权利要求5所述的时间数字转换器，其特征在于，所述延时单元包括以下项中的至少一项：至少一个加法器集合、多个逻辑门电路和多条延时线。

7.根据权利要求6所述的时间数字转换器，其特征在于，所述至少一个加法器集合用于一一对应地接收所述至少一个初始时钟信号，其中，每个加法器集合用于组成一个加法进位链，将所接收的初始时钟信号作为对应的加法进位链的最低位输入信号，并从对应的加法进位链所输出的输出信号中选择预定数目的输出信号作为所述多个无序的时钟信号的至少一部分输出至所述采样单元。

8.根据权利要求7所述的时间数字转换器，其特征在于，所述延时单元还包括：

特定数目的查找表单元，与所述至少一个加法器集合中的特定数目的加法器集合一一对应地连接；

其中，所述至少一个加法器集合经由所述特定数目的查找表单元将所述多个无序的时钟信号中的特定数目的无序的时钟信号输出至所述采样单元，并将剩余的无序的时钟信号直接输出至所述采样单元。

9.根据权利要求6所述的时间数字转换器，其特征在于，所述多个逻辑门电路中的每个逻辑门电路用于接收所述至少一个初始时钟信号之一，并对所接收的初始时钟信号进行延时，其中，所述多个逻辑门电路中的至少部分逻辑门电路的延时时间彼此不同，

其中，所述多个逻辑门电路中的预定数目的逻辑门电路与所述采样单元连接，所述预定数目的逻辑门电路用于将预定数目的延时后的时钟信号作为所述多个无序的时钟信号输出至所述采样单元。

10.根据权利要求6所述的时间数字转换器，其特征在于，所述至少一个初始时钟信号的数目大于1，所述多条延时线用于一一对应地将所述至少一个初始时钟信号从所述时钟管理单元传输到所述采样单元，其中，所述多条延时线中的至少部分延时线的延时时间彼此不同。

11.根据权利要求5所述的时间数字转换器，其特征在于，所述至少一个初始时钟信号的数目大于1，所述至少一个初始时钟信号的周期相同，并且所述至少一个初始时钟信号的相位均匀分布在0至180°的范围内。