[发明专利]用于半导体器件的结构和方法

说明书

本发明实施例公开了一种半导体器件及其形成的方法。半导体器件包括衬底；在所述衬底上方的隔离结构；从衬底延伸并通过隔离结构的两个鳍；与所述两个鳍的沟道区接合的栅极堆叠件；设置于所述隔离结构上方且邻近两个鳍的S/D区的介电层；和在两个鳍的S/D区上方的四个S/D部件。四个S/D部件各自都包含下部和位于下部上方的上部。四个S/D部件的下部至少部分地被介电层环绕。四个S/D部件的上部合并为两个合并式第二S/D部件，在栅极堆叠件的每侧上各具有一个。两个合并式S/D部件各自都有弯曲顶面。

技术领域

本发明实施例涉及用于半导体器件的结构和方法。

背景技术

半导体集成电路(IC)行业经历了指数式增长。IC材料和设计中的技术进步已生产出几代IC，其每一代都比上一代更小，且更复杂。在IC的进化过程中，功能密度(即，每一芯片面积上互连器件的数量)已普遍上升，然而几何尺寸(即，使用制造工艺可创建的最小组件(或线))却在降低。该按比例缩小工艺通常通过提高生产效率和降低相关成本提供益处。该按比例缩小也增加了加工和制造IC的复杂度。

例如，作为半导体器件，诸如金属氧化物半导体场效应晶体管(MOSFET)，通过各种技术节点按比例缩小，应变的源极/漏极(S/D)部件已被实施，以提高载流子迁移率和提高器件的性能。形成具有应变S/D部件的MOSFET的方法之一为成长外延硅(Si)以形成用于n型器件的突起的S/D部件，并产生外延硅锗(SiGe)以形成用于p型器件的突起的S/D部件。针对这些S/D部件的形状、结构和材料的各种技术已实现，以进一步提高晶体管器件性能。尽管对其预期用途，现存方法已大体足够，但其并非在所有方面都完全满足。

发明内容

根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：提供前体，其中，所述前体包含：衬底；隔离结构，位于所述衬底上方；两个鳍，从所述衬底延伸并穿过所述隔离结构，所述两个鳍并排设置，所述两个鳍的每个都具有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；以及栅极堆叠件，位于所述隔离结构的上方并且与所述两个鳍的沟道区接合；在所述两个鳍的S/D区的侧壁上形成介电层；蚀刻所述两个鳍的所述S/D区，从而形成四个沟槽；以及分别在所述四个沟槽中生长四个S/D部件，其中：所述四个S/D部件的每个都包含下部和在所述下部上方的上部；所述四个S/D部件的下部至少部分地被所述介电层环绕；所述四个S/D部件的上部合并为两个合并式S/D部件，其中，在所述栅极堆叠件的每侧上各具有一个合并式S/D部件；并且所述两个合并式S/D部件的每个都具有弯曲顶面。

根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：提供前体，其中，所述前体包含：衬底；隔离结构，位于所述衬底上方；两个第一鳍，位于所述半导体器件的P型区；两个第二鳍，位于所述半导体器件的N型区，其中，所述两个第一鳍和所述两个第二鳍从所述衬底延伸并穿过所述隔离结构，所述两个第一鳍并排设置，所述两个第二鳍并排设置，并且所述两个第一鳍和所述两个第二鳍的每个都具有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；以及第一栅极堆叠件和第二栅极堆叠件，位于所述隔离结构的上方，所述第一栅极堆叠件与所述两个第一鳍的所述沟道区接合，所述第二栅极堆叠件与所述两个第二鳍的所述沟道区接合；在所述第一栅极堆叠件和第二栅极堆叠件的侧壁上及在所述两个第一鳍和所述两个第二鳍的S/D区的侧壁上形成介电层；蚀刻所述两个第一鳍的S/D区，从而形成四个第一沟槽；分别在所述四个第一沟槽中生长四个第一S/D部件；蚀刻所述两个第二鳍的S/D区，从而形成四个第二沟槽；以及分别在所述四个第二沟槽中生长四个第二S/D部件；其中：所述四个第一S/D部件和所述四个第二S/D部件各自都包含下部和位于所述下部上方的上部；所述四个第一S/D部件和所述四个第二S/D部件的下部至少部分地被所述介电层环绕；所述四个第二S/D部件的上部合并为两个合并式第二S/D部件，在所述第二栅极堆叠件的每侧上各具有一个合并式第二S/D部件；以及所述两个合并式第二S/D部件的每个都具有弯曲顶面。