[发明专利]考虑复杂着色规则的多重图案化布局分解

说明书

提出了一种用于分解集成电路的一部分的布局的计算机实现方法。该布局包括第一大量多边形。本方法包括使用计算机来构造表示第一大量约束的第一矩阵。第一大量约束中的每一个是在第一大量多边形中的不同的一对之间。本方法包括使用计算机来对第一矩阵求解以从而当计算机被调用以分解布局时向第一大量多边形中的每个不同的一个分配大量掩膜中的一个。

相关申请的交叉引用

本申请要求题为“MULTIPLE PATTERNING LAYOUT DECOMPOSITION CONSIDERINGCOMPLEX COLORING RULES”的2015年11月25日提交的美国临时申请号62/260,227的根据35U.S.C§119(e)的优先权，该临时申请的内容被整体地通过引用并入本文中。

技术领域

本发明涉及电子设计自动化(EDA)，并且更特别地涉及用于将集成电路(IC)的布局分解成多重图案化光刻过程的大量掩膜的技术。

背景技术

随着半导体技术的特征尺寸继续缩小，多重图案化光刻(MPL)已经连同四个下一个光刻技术—极紫外光刻、定向自组装、纳米压印光刻以及电子束光刻—一起被视为用以克服常规光刻的分辨率极限的候选解决方案中的一个。MPL可通过执行一系列的曝光/蚀刻步骤以使用从要在IC的层上印刷的一组多边形特征所表示的布局导出的大量掩膜对该层进行图案化而将193nm浸没式光刻扩展至14nm以下节点。

MPL从而与使用仅单个掩膜的光刻过程相比改善有效节距和光刻分辨率。MPL的一个挑战是布局分解，其中将布局划分成多个掩膜。MPL包括双重图案化光刻(DPL)、三重图案化光刻(TPL)、四重图案化光刻(QPL)等。到目前为止，现有的工作仅仅集中于基本的着色规则，即同一色彩间距约束c_s，并且将多重图案化布局分解(MPLD)的此版本建模为冲突图上的图着色问题。甚至此版本的MPLD是困难的，因为一般图上的图着色在计算上是困难的。MPL的最简单形式是DPL。双重图案化布局分解问题对应于二着色问题。没有奇数循环的冲突图是可二着色的。因此，可以用宽度优先搜索技术采取线性时间来完成 测试可二着色性和对冲突图二着色。

作为DPL的自然扩展的TPL将布局分解成三个掩膜而不是两个，并且因此可以用较少的拼接和冲突来处理更加密集和复杂的布局。然而，三重图案化设计分解经证明是个难题，因为测试图的三色能力并对可三着色图三着色两者是NP完整的。与TPL相比，QPL再添加一个掩膜，其被建模为四着色问题。由于随着技术进步而使用更多的掩膜，冲突图变得更加密集，并且随着引入了更复杂的着色规则，因此MPLD变得更具挑战性。

最近，存在对使用不同数目的掩膜描述的MLB分解的广泛研究。针对使用两个掩膜的DPL，已经提出了输送最新结果的基于最小割的多项式时间算法。针对TPL和QPL，在先的工作主要分成两类：数学规划和快速启发式。数学编程方法(例如，整数线性规划(ILP)和半定规划(SDP))寻求最优性，但是可消耗可要求加速技术的长计算机运行时间。快速启发式(例如，查找表、成对着色以及已修改独立集技术)通常是高效的，但可能损失一些解答质量并产生一些假着色冲突。迄今为止，所有这些方法都是为了分别对应于遵守单个基本着色规则的图着色并将多重图案化布局分解建模为图着色问题而开发的。然而，具有更加复杂的着色规则(诸如当要求超过一个着色规则时)的多重图案化布局分解不仅仅是常规图着色问题，并且因此这些方法不能被容易地扩展至处理复杂着色规则。

因此，需要能够使用三重或更高图案化光刻技术来分解用于理解复杂着色规则的MPL的布局。

发明内容

根据本发明的一个实施例，提出了一种用于分解集成电路的一部分的布局的计算机实现方法。该布局包括第一大量多边形。本方法包括使用计算机来构造表示第一大量约束的第一矩阵。第一大量约束中的每一个是在第一大量多边形中的不同的一对之间。本方法包括使用计算机来对第一矩阵求解以从而当计算机被调用以分解布局时向第一大量多边形中的每个不同的一个分配大量掩膜中的一个。