[发明专利]形成沟槽的方法

说明书

一种形成半导体器件的方法包括：在衬底上方形成材料层以及在材料层中形成第一沟槽；沿着第一沟槽的侧壁形成共形覆盖层；在沿着第一沟槽的侧壁沉积覆盖层时在材料层中形成第二沟槽以及在第一沟槽和第二沟槽内形成导电部件。本发明实施例涉及半导体器件及其形成方法以及形成沟槽的方法。

技术领域

本发明实施例涉及半导体器件及其形成方法以及形成沟槽的方法。

背景技术

半导体集成电路(IC)工业经历了高速发展。IC设计和材料中的技术进步已经产生了多代IC，其中，每一代IC都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即，每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。

该按比例缩小工艺通常因提高生产效率和降低相关成本而提供益处。这样的成比例缩小也增加了处理和制造IC的复杂程度。为了实现这些进步，需要IC处理和制造中的类似的发展。当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小时，有利于晶体管和其他器件之间的接线的导电线和相关介电材料的互连在IC性能提高方面具有重要的作用。尽管制造IC器件的现有方法通常能满足其预期目的，但是这些方法不能在所有的方面完全符合要求。例如，期望在互连结构中的沟槽的形成中有所改进。

发明内容

根据本发明的一个实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成材料层；在所述材料层中形成第一沟槽，其中，所述第一沟槽具有第一宽度；沿着所述第一沟槽的侧壁形成共形覆盖层，其中，所述覆盖层具有与所述材料层不同的蚀刻速率；在沿着所述第一沟槽的侧壁设置所述覆盖层的同时，在所述材料层中形成所述二沟槽，其中，所述第二沟槽具有大于所述第一宽度的第二宽度，其中，所述第二沟槽与所述第一沟槽连通；以及在所述第一沟槽和所述第二沟槽内形成导电部件。

根据本发明的另一实施例，还提供了一种形成半导体器件的方法，包括：在衬底上方形成介电层；在所述介电层上方形成第一图案化的硬掩模，所述第一图案化的硬掩模具有第一开口，所述第一开口具有第一宽度；在所述第一图案化的硬掩模上方形成第二图案化的硬掩模，所述第二图案化的硬掩模具有第二开口，第二开口具有大于所述第一宽度的第二宽度，其中，所述第二开口与所述第一开口对齐；穿过所述第一开口蚀刻所述介电层以在所述介电层中形成通孔沟槽；沿着所述通孔沟槽的侧壁形成共形介电覆盖层，其中，所述介电覆盖层具有与所述介电层不同的蚀刻速率；在沿着所述通孔沟槽的侧壁沉积所述介电覆盖层的同时穿过所述第二开口蚀刻所述介电层以形成沟槽；以及在所述通孔沟槽和所述沟槽内形成导电部件。

根据本发明的又一实施例，还提供了一种半导体器件，包括：介电层，位于衬底上方；导电部件，设置在所述介电层中并且物理接触所述衬底，所述导电部件包括：具有第一宽度的第一部分；以及具有第二宽度的第二部分，所述第二宽度大于所述第一宽度；以及介电覆盖层，沿着所述导电部件的所述第一部分的侧壁的下部设置，其中，所述导电部件的所述第一部分的下部通过所述介电覆盖层与所述介电层隔开，其中，所述导电部件的所述第一部分的上部物理接触所述介电层，其中，所述介电覆盖层具有与所述介电层不同的材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

图1是根据本发明的一个或多个方面提供的制造器件或部分的方法的流程图；

图2、图3、图4、图5A、图5B、图6、图7A、图7B和图7C是根据图1的方法的各方面的器件200的实施例的截面图。

具体实施方式