[发明专利]一种非易失性存储器

说明书

一种非易失性存储器，包括：第一和第二阵列库，分别耦接第一和第二位线；第一选通电路，适于在地址使能信号的作用下，连通所述预充电电路的第一输出端与所述第一位线，并连通所述预充电电路的第二输出端与所述第二位线，以对所述第一位线和第二位线充电，或者断开预充电电路与第一位线和第二位线的连接；灵敏放大器，其第一输入端耦接预充电电路的第一输出端，其第二输入端耦接预充电电路的第二输出端，灵敏放大器输出的比较结果指示第一或第二阵列库所存储的数据信息；第二选通电路，适于在第一和第二字线信号的作用下，控制参考电流流入至灵敏放大器的第一和第二输入端其中之一。本发明方案可有效降低非易失性存储器的数据读取时间。

技术领域

本发明涉及存储器设计领域，特别涉及一种非易失性存储器。

背景技术

随着电子信息技术的飞速发展，人们对电子产品的速度提出了更高的要求，同时速度也已经成为电路中最重要的指标之一，这对电路设计人员提出了更高的挑战。

非易失性存储器(Nonvolatile Memory，NVM)是一种常用的存储器，它在断电后仍能保存数据。以闪存(Flash)为例，在高速Flash设计中，对其数据读取的速度有着越来越高的要求。以Flash为例的非易失性存储器的数据读取时间通常由四部分组成：地址译码、位线预充电、存储单元电流信号放大和数据比较输出。其中，地址译码和数据比较输出占整体数据读取时间的比重较小，存储单元电流信号放大所占用的时间受到工艺的影响比较大，可作优化的空间有限，而位线预充电所占用的时间是一个可以优化的部分。

图1是现有技术的一种非易失性存储器的示意图。图1所示的非易失性存储器100中一般包括两个阵列库(Bank)，分别为阵列库Bank_A和阵列库Bank_B。在读取阵列库Bank_A的数据时，阵列库Bank_B作为其伪阵列库，在读取阵列库Bank_B的数据时，阵列库Bank_A作为其伪阵列库，这是一种有效的抗噪声干扰设计的方式。具体而言，所述非易失性存储器100可以包括预充电电路10、第一选通电路20、第二选通电路30和灵敏放大器OP。当地址使能信号Enb_addr使得第一选通电路20中的MOS管P1和P2导通，第一字线信号Enb_A和第二字线信号Enb_B控制所述第二选通电路30中的MOS管P3和P4导通且MOS管P5和P6关断时，所述阵列库Bank_A受控进行读操作，所述预充电电路10向与所述阵列库Bank_A耦接的第一位线BL_A充电，一并向与所述阵列库Bank_B耦接的第二位线BL_B充电。所述灵敏放大器OP对参考电流Iref和所述第一位线BL_A上形成的电流进行比较，其比较结果指示出所述阵列库Bank_A存储的信息。实际上，预充电电路10对位线的预充电时间占到了非易失性存储器100整体数据读取时间的1/3～1/2左右。

因此，现有技术的非易失性存储器的数据读取时间较长，无法适应对非易失性存储器的高速应用需求。

发明内容

本发明解决的技术问题是如何降低非易失性存储器的数据读取时间，以适应对非易失性存储器的高速应用需求。