[发明专利]半导体装置的制造方法

说明书

技术领域

本发明实施例涉及一种半导体技术，且特别涉及一种半导体装置的制造方法。

背景技术

半导体集成电路(integrated circuit,IC)工业历经了快速的成长。IC材料与设计的技术进展造就了各个IC世代，每一世代的电路都比前世代来得更小更为复杂。在IC进展课题中，功能密度(即，单位晶片面积的内连装置数量)普遍增加，而几何尺寸(即，所使用的工艺能形成的最小部件(或线))则缩小。

当经过各个不同的技术世代，使半导体装置(例如金属-氧化物-半导体场效晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET))的尺寸微缩化时，采用高介电常数(high-k,HK)介电材料及金属栅极(metal gate,MG)形成栅极堆叠。尽管现行IC装置的制造方法一般都能够符合其预期目的，然而尚未能够达到全面性的满足。举例来说，对于发展出牢靠的工艺以制造HK/MG来说便充满了挑战。

发明内容

根据一些实施例，本公开提供一种半导体装置的制造方法。上述方法包括︰形成延伸穿过位于一基底上的一介电层的一第一沟槽、一第二沟槽及一第三沟槽，其中第二沟槽位于第一沟槽与第三沟槽之间，其中第一沟槽及第二沟槽具有一第一宽度，第三沟槽具有大于第一宽度的一第二宽度；形成一材料层于第一沟槽、第二沟槽及第三沟槽内；形成一牺牲层，以完全填满剩下的第一沟槽及第二沟槽，其中第一沟槽内的牺牲层的厚度相同于第二沟槽内的牺牲层的厚度；回蚀位于第一沟槽及第二沟槽内的牺牲层，其中第一沟槽内牺牲层的余留厚度相同于第二沟槽内的牺牲层的余留厚度；回蚀位于第一沟槽及第二沟槽内的材料层，其中在回蚀材料层之后，第一沟槽内余留的材料层的上表面与余留的牺牲层的上表面为共平面，而第二沟槽内余留的材料层的上表面与余留的牺牲层的上表面为共平面；以及去除位于第一沟槽及第二沟槽内余留的牺牲层。

根据一些实施例，本公开提供一种半导体装置的制造方法。上述方法包括形成第一沟槽、第二沟槽及第三沟槽于一基底上的一介电层内，其中第二沟槽位于第一沟槽与第三沟槽之间，其中第一沟槽及第二沟槽具有一第一宽度，其中第三沟槽具有一第二宽度，其不同于第一宽度；沿着第一沟槽、第二沟槽及第三沟槽的侧壁形成一侧壁金属(SWM)层；形成一牺牲层于侧壁金属(SWM)层上方，以完全填满剩下的第一沟槽及第二沟槽并填入第三沟槽，其中第一沟槽内的牺牲层的厚度相同于第二沟槽内的牺牲层的厚度；形成一硬式掩模于第三沟槽内的牺牲层上方；回蚀位于第一沟槽及第二沟槽内的牺牲层，其中第一沟槽内余留的牺牲层的余留厚度相同于第二沟槽内余留的牺牲层的余留厚度；回蚀位于第一沟槽及第二沟槽内的侧壁金属(SWM)层，同时硬式掩模覆盖第三沟槽，其中在回蚀侧壁金属(SWM)层之后，沿着第一沟槽的侧壁的余留的侧壁金属(SWM)层的上表面与第一沟槽内余留的牺牲层的上表面为共平面，其中在回蚀该侧壁金属(SWM)层之后，沿着第二沟槽的侧壁的余留的侧壁金属(SWM)层的上表面与第二沟槽内余留的牺牲层的上表面为共平面；去除硬式掩模；以及去除位于第一沟槽、第二沟槽及第三沟槽内的牺牲层。

根据一些实施例，本公开提供一种半导体装置，包括：一介电层，设置于一基底上；一高介电常数(HK)介电层，设置于介电层上，其中高介电常数(HK)介电层于介电层内定义出一第一沟槽、一第二沟槽及一第三沟槽，其中第二沟槽位于第一沟槽与第三沟槽之间，其中第一沟槽及第二沟槽具有一第一宽度，其中第三沟槽具有大于第一宽度的一第二宽度；以及一侧壁金属(SWM)层，沿着第一沟槽的侧壁的一下部、沿着第二沟槽的侧壁的一下部及沿着第三沟槽的侧壁设置，其中沿着第一沟槽的侧壁的下部的侧壁金属(SWM)层具有一高度相同于沿着第二沟槽的侧壁的下部的侧壁金属(SWM)层的高度。

附图说明

图1绘示出根据本公开一些实施例的半导体装置的制造方法流程图。

图2绘示出根据本公开一些实施例的半导体装置的初始结构剖面示意图。

图3、图4、图5、图6、图7、图8、图9A、图9B、图10及图11绘示出本公开一些实施例的半导体装置的剖面示意图。

附图标记说明：

100 方法

102、104、106、108、110、112、114、116、118、120 步骤

200 半导体装置

205 初始结构

210 基底

225 第一虚置栅极

226 第二虚置栅极