[发明专利]封装结构及其制作方法

说明书

本发明揭示一种封装结构及其制作方法。该封装结构包括：一导电图案层，包含一凸块区及一线路区，其中该凸块区包含复数个导电凸块及一围绕该复数个导电凸块的第一介电材料，该线路区包含复数个第一导电线路及一围绕并覆盖该复数个第一导电线路的第二介电材料；一电路元件，具有复数个连接端并设置于该凸块区上，其中该复数个连接端与该复数个导电凸块彼此对应；一绝缘阻隔胶，其形成于该第二介电材料上并围绕该电路元件的侧边下缘；以及一第三介电材料，包覆该电路元件及该线路区。

技术领域

本发明涉及一种适用于大面积矩形面板形式制造的封装结构以及其制作方法。

背景技术

新一代电子产品不仅追求轻薄短小的高密度，更有朝向高功率发展的趋势；因此，积体电路(Integrated Circuit，简称IC)技术及其后端的晶片封装技术也随之进展，以符合此新一代电子产品的效能规格。

目前晶圆尺寸为基底的封装方式可参考图1来说明，先在晶圆承载板(Wafercarrier)11上形成粘接层18，如图1A所示；接着将半导体晶片13或电子元件15的接脚16朝下并凭借该粘接层18而粘贴于该晶圆承载板11，再以铸模技术使铸模化合物12包覆及封装该半导体晶片13或电子元件15，如图1B所示；在去除该晶圆承载板11及该粘接层18之后，将该半导体晶片13、该电子元件15、及该铸模化合物12的组合结构20上下翻转，使得重布线层(ReDistribution Layer，简称RDL)17可制作于该组合结构20的上表面21的上，如图1C所示。

倘若欲以一般现有的微影蚀刻技术制作细线路间距(fine pitch)的重布线层17于该组合结构20的上表面21上，则该上表面21必须能提供很高的平坦度。然而，为了达成上述对该上表面21平坦度的要求，该晶圆承载板11及该粘接层18必须采用较为昂贵者，且该半导体晶片13及该电子元件15必须以精准而慢速的方式粘贴于该粘接层18；这不利于大面积矩形面板(Panel)形式的制造，并将会提高封装元件的制造成本。因此，有必要发展新的封装基板元件技术，以对治及改善上述的问题。

发明内容

为改善上述问题及达成超细线路间距和超细凸块间距的目的，本发明提供一种封装结构。

为实现上述目的，本发明采用的技术方案是：

一种封装结构，其包含：一导电图案层，包含一凸块区及一线路区，其中该凸块区包含复数个导电凸块及一围绕该复数个导电凸块的第一介电材料，该线路区包含复数个导电线路及一围绕并覆盖该复数个导电线路的第二介电材料；一电路元件，具有复数个连接端并设置于该凸块区上，其中该复数个连接端与该复数个导电凸块彼此对应；一绝缘阻隔胶，其形成于该第二介电材料上并围绕该电路元件的侧边下缘；以及一第三介电材料，包覆该电路元件及该线路区。

在一实施例中，该导电图案层还包含一阻隔框，其设置于该凸块区与该线路区之间，且该阻隔框具有一线宽，使得该电路元件的边缘位于该阻隔框的线宽范围内。

在一实施例中，该阻隔框的组成材质为金属或有机绝缘材料。

在一实施例中，还包含复数个第一导电柱状物，其形成于该复数个第一导电线路上并被该第三介电材料所包覆。

在一实施例中，该电路元件为半导体晶片或电子元件。

在一实施例中，还包含：

一导柱层，包含复数个第二金属柱状物及一围绕该复数个第二金属柱状物的第四介电材料，该导柱层形成于该导电图案层下方；以及

一重布线层，包含复数个第二导电线路以及一围绕该复数个第二导电线路的第五介电材料，该重布线层形成于该导柱层下方。