[发明专利]一种并行接口时序控制方法和装置

说明书

本发明实施例公开了一种并行接口时序控制方法和装置，其中，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，用于实现并行接口速率自适应配置。

技术领域

本发明涉及通信领域，尤其涉及一种并行接口时序控制方法和装置。

背景技术

JESD207是射频前端集成电路(RFIC，Radio Front end Integrated Circuit)和基带集成电路(BBIC，Baseband Integrated Circuit)之间的射频前端—基带数字并行(RBDP，Radio front end-Baseband Digital Parallel)接口主要用来传输RFIC和BBIC的数字波形数据，该接口支持时分双工(TDD，Time Division Duplex)和频分双工模式(FDD，Frequency Division Duplex)的单天线和双天线数据的收发，图1为JESD207数据接口连接图，其中MCLK为RFIC发送给BBIC的数据的随路时钟，FCLK为BBIC发送给RFIC的数据的随路时钟，TXNRX是数据方向指示信号，ENABLE信号为数据突发传输的开始与结束指示，DIQ[11:0]和DIQ[9:0]信号为数据的双向传输总线，分别支持12bit和10bit数据格式的传输，可根据需要进行选择，所有数据均采用双倍数据速率(DDR，Double Data Rate)。

JESD207数据接口具有占用管脚资源少，接口速率低，设计难度小等特点，虽然对于BBIC接口层面FCLK可以视作MCLK同源时钟，可以不关心该时钟的频率，只需将接收到的MCLK进行延时后输出即可，但对于BBIC接口的后级电路，仍需要具体的MCLK时钟周期信息来了解数据通信速率，从而提供与BBIC接口的后级电路匹配的数据通信速率以保证RFIC与BBIC之间数据能够正确收发，因此当遇到测试时需要更换不同的RFIC的情况时，就需要针对每一块RFIC的需求对接口速率进行配置，从而带来测试的不便。

发明内容

为解决现有存在的技术问题，本发明实施例期望提供一种并行接口时序控制方法和装置，实现并行接口速率自适应配置。

为达到上述目的，本发明实施例的技术方案是这样实现的：

第一方面，本发明实施例提供了一种并行接口时序控制装置，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，其中，

所述寄存器配置模块，用于获取系统的配置信息；

所述速率自适应模块，用于当检测所述寄存器配置模块中的第一配置信息有效时，通过对端发送的MCLK的周期信息生成更新的数据通信速率及自适应标志，并将所述更新的数据通信速率及自适应标志发送给所述寄存器配置模块；

所述寄存器配置模块，还用于根据所述自适应标志配置当前的数据通信速率；

所述接口时序控制模块，用于根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序；

所述数据与时序处理模块，用于根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。

上述实施例中，所述配置信息包括：接口模块使能，通道数量，默认数据通信速率，TDD模式子帧类型，自适应功能使能，自适应成功检测次数，自适应失败检测次数；其中，自适应功能使能对应第一配置信息，TDD模式子帧类型对应第二配置信息。

上述实施例中，所述自适应标志包括：自适应成功标志和自适应失败标志。

上述实施例中，所述速率自适应模块包括：MCLK周期检测子模块、MCLK时钟稳定度检测子模块、速率自适应失效检测子模块和速率自适应信息更新子模块；其中，