[发明专利]一种并行接口时序控制方法和装置

权利要求书

1.一种并行接口时序控制装置，其特征在于，所述并行接口时序控制装置包括：寄存器配置模块、速率自适应模块、接口时序控制模块及数据与时序处理模块，其中，

所述寄存器配置模块，用于获取系统的配置信息；

所述速率自适应模块，用于当检测所述寄存器配置模块中的自适应功能使能有效时，如果检测到通过工作时钟获取的MCLK的周期信息满足第一预设条件，则产生自适应成功标志和更新的数据通信速率，并将所述更新的数据通信速率及自适应成功标志发送给所述寄存器配置模块，以及，如果检测到所述MCLK的周期信息满足第二预设条件，则产生自适应失败标志并关闭自适应功能，并将所述自适应失败标志发送给所述寄存器配置模块；

所述寄存器配置模块，还用于根据所述自适应成功标志配置当前的数据通信速率为所述更新的数据通信速率，以及根据所述自适应失败标志配置当前的数据通信速率为系统发送给所述寄存器配置模块的默认数据通信速率；

所述接口时序控制模块，用于根据所述寄存器配置模块中的第二配置信息和MCLK信息生成接口时序，所述第二配置信息是与TDD模式子帧类型对应的信息；

所述数据与时序处理模块，用于根据所述接口时序传输数据，根据所述寄存器配置模块中的通道数量及当前的数据通信速率处理数据。

2.根据权利要求1所述的装置，其特征在于，所述配置信息包括：接口模块使能，通道数量，默认数据通信速率，TDD模式子帧类型，自适应功能使能，自适应成功检测次数，自适应失败检测次数。

3.根据权利要求1所述的装置，其特征在于，所述速率自适应模块包括：MCLK周期检测子模块、MCLK时钟稳定度检测子模块、速率自适应失效检测子模块和速率自适应信息更新子模块；其中，

所述MCLK周期检测子模块，用于通过工作时钟获取MCLK的周期信息，将所述MCLK的周期信息实时发送给所述MCLK时钟稳定度检测子模块和速率自适应信息更新子模块；

所述MCLK时钟稳定度检测子模块，用于当检测连续两次的MCLK的周期信息一致次数满足预设的自适应成功数值时，触发所述速率自适应信息更新子模块产生更新的数据通信速率，并将所述更新的数据通信速率发送给所述寄存器配置模块；

所述MCLK时钟稳定度检测子模块，还用于当检测连续两次的MCLK的周期信息不一致次数满足自适应失败数值时，触发所述速率自适应信息更新子模块关闭自适应功能。

4.根据权利要求3所述的装置，其特征在于，所述MCLK时钟稳定度检测子模块，具体用于，

当检测连续两次的MCLK的周期信息一致时，内部的时钟稳定计数器执行一次累加计数，得到一个第一累加计数值；

以及，当所述第一累加计数值达到预先配置的自适应成功数值时，产生一个速率自适应成功标志；

以及，将所述速率自适应成功标志发送给所述速率自适应信息更新子模块和寄存器配置模块；

所述速率自适应信息更新子模块，用于当检测到所述速率自适应成功标志时，将MCLK的周期信息转化为数据通信速率；

以及，将MCLK的周期信息转化的数据通信速率作为更新的数据通信速率发送给所述寄存器配置模块。

5.根据权利要求3所述的装置，其特征在于，所述MCLK时钟稳定度检测子模块，还用于，

当检测连续两次的MCLK的周期信息不一致时，内部的时钟稳定计数器执行一次累加计数清零，产生一个MCLK变动标志；

以及，将所述MCLK变动标志发送给所述速率自适应失效检测子模块；

所述速率自适应失效检测子模块，用于检测到MCLK变动标志时，其内部的时钟变化计数器进行一次累加计数操作，得到一个第二累计计数值；

以及，当所述第二累加计数值达到预先配置的自适应失败数值时，产生一个速率自适应失败标志；

以及，将所述速率自适应失败标志发送给所述速率自适应信息更新子模块和寄存器配置模块；

所述速率自适应信息更新子模块，还用于当检测到速率自适应失败标志时，关闭速率自适应功能。