[发明专利]一种半导体器件及其制造方法和电子装置

说明书

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：提供半导体衬底，在半导体衬底上形成有若干间隔的纳米线；在半导体衬底上形成功函数材料层，其中功函数材料层填充相邻纳米线之间的间隙，且功函数材料层的顶面低于所述纳米线的顶面；在所述功函数材料层上形成分别环绕每个所述纳米线的侧壁的掩膜层，环绕所述第一PMOS区内的所述纳米线的掩膜层具有第一厚度，环绕所述第二PMOS区内的所述纳米线的掩膜层具有第二厚度，所述第一厚度小于所述第二厚度；以所述掩膜层为掩膜，蚀刻所述功函数材料层，以形成环绕每个所述纳米线的功函数层；去除所述掩膜层；在所述半导体衬底上形成金属栅电极层。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。

相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出；同时又更加紧凑，提高了器件的集成度，因此在模拟电路(analog circuits)和静态存储器(SRSMs)中得到广泛应用。

随着CMOS技术的不断发展，无论是平面型MOSFET还是FinFET对短沟道效应的控制越来越困难，进而出现了周围栅极(gate all around，GAA)场效应晶体管，周围栅极场效应晶体管具有优异的静电控制能力，以及可以使栅极长度(Lg)和阈值电压(Vth)显著缩小。

目前的MOSFET和FinFET的制备工艺中通过对沟道进行掺杂的方法来调节阈值电压，然而对窄鳍片中的沟道进行掺杂的方法对Vth的调节很有限，通过阈值电压离子注入和/或Halo离子注入仅能使阈值电压到100mV，即使对于短沟道器件使用更高注入剂量的Halo离子注入来提高Vt，其对于阈值电压的影响仍然很有限。如果以相同的方式，通过对GAA场效应晶体管的沟道进行掺杂来调节阈值电压，由于沟道的完全耗尽，这种方法对阈值电压的调节也很有限。此外，在垂直晶体管中由于纳米线的损伤(倒塌)使得很难实现沟道掺杂的均匀性。

因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括第一PMOS区和第二PMOS区，在所述半导体衬底上形成有若干间隔的纳米线，每个所述纳米线垂直于所述半导体衬底的表面；

在所述半导体衬底上形成功函数材料层，其中所述功函数材料层填充相邻所述纳米线之间的间隙，且所述功函数材料层的顶面低于所述纳米线的顶面；

在所述功函数材料层上形成分别环绕每个所述纳米线的侧壁的掩膜层，其中，环绕所述第一PMOS区内的所述纳米线的掩膜层具有第一厚度，环绕所述第二PMOS区内的所述纳米线的掩膜层具有第二厚度，所述第一厚度小于所述第二厚度；

以所述掩膜层为掩膜，蚀刻所述功函数材料层，以形成环绕每个所述纳米线的功函数层；

去除所述掩膜层；