[发明专利]基于FPGA的时钟恢复电路

说明书

本发明提供一种基于FPGA的时钟恢复电路。所述基于FPGA的时钟恢复电路产生多个与输入数据频率相同、相位不同的参考时钟信号，对输入数据与所述锁相环产生的参考时钟信号的相位关系进行判别，根据相位关系判别结果是超前或者滞后的状态从而对时钟信号进行控制输出。本发明能够根据判别出的输入数据与参考时钟信号的超前或者滞后关系，经过切换不同相位的参考时钟信号，实现高速数据传输速率下时钟信号与输入数据的同步。

技术领域

本发明涉及时钟恢复技术领域，尤其涉及一种基于FPGA的时钟恢复电路。

背景技术

时钟恢复电路是一种从输入的数据流中提取出内嵌在其中的、与其同步的时钟信号的电路。现有的时钟恢复电路通常利用FPGA实现时钟数据的恢复，如基于线性鉴相器的时钟恢复电路首先利用FPGA内部的锁相环产生N*f的高频时钟(f为本地参考时钟，N为倍频倍数)，然后再根据输入信号控制对高速时钟分频，从而产生与输入信号同步的时钟信号。其中，N决定了恢复时钟信号的相位精度，N越大，精度越高。

在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：

现有的基于线性鉴相器的时钟恢复电路中，要求FPGA芯片的系统的工作频率必须达到N*f，然而系统工作频率受到特定FPGA极限值的约束，所以基于线性鉴相器的时钟恢复电路不适用于高速数据的时钟恢复。

发明内容

本发明提供的时钟恢复电路，能够实现高速数据传输速率下时钟信号与输入数据的同步。

本发明提供一种基于FPGA的时钟恢复电路，包括：

时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；

相位判别模块，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；

计数器模块，用于接收所述相位判别模块输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；

时钟调整模块，用于在所述计数器模块计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块产生的所有参考时钟信号中选择输出一个时钟信号；

复位模块，用于在所述时钟调整模块完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块，对计数值C1、C2进行复位。

可选地，所述时钟产生模块包括锁相环电路。

可选地，所述时钟产生模块产生的所有参考时钟信号的相位均匀地覆盖所有可能出现的相位，即以任一参考时钟信号为参考基准，其他参考时钟信号在超前该参考时钟信号180°和滞后该参考时钟信号180°的范围内均匀分布，所有参考时钟信号中任意两个相邻的参考时钟信号的相位差相同。

可选地，所述相位判别模块为Alexander非线性鉴相器电路。

可选地，当相位判别信号Y＝0，且X＝0和X＝1交替出现时，说明所述反馈时钟信号超前于所述输入数据；当相位判别信号X＝0，且Y＝0和Y＝1交替出现时，说明所述反馈时钟信号滞后于所述输入数据。

可选地，所述计数值C1、C2的初始值设置为0，当所述相位判别信号X出现上升沿时，所述计数值C1加1；当所述相位判别信号Y出现上升沿时，所述计数值C2加1。