[发明专利]基于FPGA的时钟恢复电路

权利要求书

1.一种基于FPGA的时钟恢复电路，其特征在于，包括：

时钟产生模块，用于产生多个与输入数据频率相同、相位不同的参考时钟信号；

相位判别模块，用于接收输入数据和时钟调整模块输出的反馈时钟信号，输出表征所述输入数据与所述反馈时钟信号的相位关系的相位判别信号X、Y；

计数器模块，用于接收所述相位判别模块输出的相位判别信号X、Y，对所述相位判别信号X、Y的高电平分别进行计数，输出计数值C1、C2；

时钟调整模块，用于在所述计数器模块计数的同时，接收所述计数器模块输出的计数值C1、C2，在所述相位判别模块中D2触发器输出的信号A的上升沿处根据计数值C1或者C2是否达到设定的相位判决条件，判断所述输入数据与所述反馈时钟信号的相位关系，根据所述输入数据与所述反馈时钟信号的相位关系从所述时钟产生模块产生的所有参考时钟信号中选择输出一个时钟信号；当所述反馈时钟信号超前于输入数据时，所述时钟调整模块从所述时钟产生模块产生的所有参考时钟信号中选择输出一个滞后于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块的输入；当所述反馈时钟信号滞后于输入数据时，所述时钟调整模块从所述时钟产生模块产生的所有参考时钟信号中选择输出一个超前于所述反馈时钟信号一个相位差的参考时钟信号，该参考时钟信号作为新的反馈时钟信号，并作为相位判别模块的输入；

复位模块，用于在所述时钟调整模块完成一次调整后产生一个复位信号，所述复位信号输入所述计数器模块，对计数值C1、C2进行复位。

2.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，所述时钟产生模块包括锁相环电路。

3.根据权利要求1或2所述的基于FPGA的时钟恢复电路，其特征在于，所述时钟产生模块产生的所有参考时钟信号的相位均匀地覆盖所有可能出现的相位，即以任一参考时钟信号为参考基准，其他参考时钟信号在超前该参考时钟信号180°和滞后该参考时钟信号180°的范围内均匀分布，所有参考时钟信号中任意两个相邻的参考时钟信号的相位差相同。

4.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，所述相位判别模块为Alexander非线性鉴相器电路。

5.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，当相位判别信号Y＝0，且X＝0和X＝1交替出现时，说明所述反馈时钟信号超前于所述输入数据；当相位判别信号X＝0，且Y＝0和Y＝1交替出现时，说明所述反馈时钟信号滞后于所述输入数据。

6.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，所述计数值C1、C2的初始值设置为0，当所述相位判别信号X出现上升沿时，所述计数值C1加1；当所述相位判别信号Y出现上升沿时，所述计数值C2加1。

7.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，在所述相位判别模块中D2触发器输出的信号A的上升沿处，当C1达到设定值N时，认为反馈时钟信号超前于输入数据；在所述相位判别模块中D2触发器输出的信号A的上升沿处，当C2达到设定值N时，如果C1小于3，认为反馈时钟信号滞后于输入数据；如果C1大于3，认为反馈时钟信号超前于输入数据；其中，N3。

8.根据权利要求1所述的基于FPGA的时钟恢复电路，其特征在于，当C1或者C2达到设定值N且到达来自所述相位判别模块中D2触发器输出的信号A的上升沿之后所述复位模块产生一个复位信号，所述复位信号输入计数器模块，对计数值C1、C2进行复位。