[发明专利]半导体装置及其制造方法

说明书

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该半导体装置包括：半导体衬底；突出于半导体衬底的一个或多个鳍片，其中每个鳍片的侧边形成有沟槽；部分地填充沟槽的第一绝缘物层，其中鳍片突出于第一绝缘物层；覆盖在鳍片上的第二绝缘物层；用于鳍片的多个伪栅极结构，该多个伪栅极结构至少包括在第一绝缘物层上的第一伪栅极结构和在第二绝缘物层上的第二伪栅极结构，第一伪栅极结构与第二伪栅极结构间隔开，第一伪栅极结构邻接鳍片的侧边缘上的第二绝缘物层的部分；在多个伪栅极结构的侧面上的间隔物；在鳍片上位于多个伪栅极结构之间的源极或漏极。本发明可以提高不同鳍片有源区之间的绝缘性。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。

背景技术

FinFET(Fin FieldEffect Transistor，鳍式场效应晶体管)器件可以提高器件的性能，降低供给电压，并且显著减小短沟道效应。但是，FinFET器件在现有的制造过程中可能会出现一些问题。例如，在NMOS(NMetalOxideSemiconductor，N型金属-氧化物-半导体)晶体管和PMOS(P MetalOxideSemiconductor，P型金属-氧化物-半导体)晶体管中，需要抬升的源极和漏极，这有利于增加沟道应力和减小接触电阻。但是在Fin(鳍片)上通过外延工艺形成的源极和漏极可能是不规整的，这将影响器件性能和均匀性。

现有技术中，在Fin有源区的边缘上形成伪栅极可以避免不规整的外延形貌问题。如图1所示，在第一鳍片10上形成有伪栅极11、12和13，在第二鳍片20上形成有伪栅极21、22和23。在伪栅极11和12之间形成有源极14，在伪栅极12和13之间形成漏极15，在伪栅极21和22之间形成源极24，在伪栅极22和23之间形成漏极25。由于第一鳍片的端部上形成了伪栅极11和13，第二鳍片的端部上形成了伪栅极21和23，因此所形成的源极和漏极都比较规整。

如图1所示，鳍片的侧边形成有沟槽，在沟槽中形成有部分填充沟槽的绝缘物层16。第一鳍片10和第二鳍片20的距离可以为沟槽的宽度W1。在现有技术中，两个鳍片之间的绝缘性比较差。

发明内容

本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。

根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体衬底；突出于所述半导体衬底的一个或多个鳍片，其中每个鳍片的侧边形成有沟槽；部分地填充所述沟槽的第一绝缘物层，其中所述鳍片突出于所述第一绝缘物层；以及覆盖在所述鳍片上的第二绝缘物层；形成用于所述鳍片的多个伪栅极结构，所述多个伪栅极结构至少包括在所述第一绝缘物层上的第一伪栅极结构和在所述第二绝缘物层上的第二伪栅极结构，所述第一伪栅极结构与所述第二伪栅极结构间隔开，所述第一伪栅极结构邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分；在所述多个伪栅极结构的侧面上形成间隔物；蚀刻未被所述间隔物和所述伪栅极结构覆盖的所述第二绝缘物层和所述鳍片的一部分以形成凹陷；以及在所述凹陷中形成源极或漏极。

在一个实施例中，所述沟槽的宽度与所述鳍片的纵向长度的比值的范围为0.5至0.7。

在一个实施例中，所述沟槽的宽度为80nm至130nm。

在一个实施例中，在形成所述多个伪栅极结构的步骤中，所述多个伪栅极结构还包括与所述第二伪栅极结构间隔开的第三伪栅极结构，所述第一伪栅极结构与所述第三伪栅极结构分别位于所述第二伪栅极结构的两侧；其中，所述第三伪栅极结构位于所述鳍片的端部之上的所述第二绝缘物层的部分上；或者所述第三伪栅极结构位于所述第一绝缘物层上，并且邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分。