[发明专利]半导体结构及其形成方法

说明书

本发明提供一种半导体结构及其形成方法，其中方法包括：提供衬底，所述衬底上具有鳍部；在鳍部内形成初始沟槽，初始沟槽在垂直于所述鳍部的延伸方向上贯穿所述鳍部；在初始沟槽内形成隔离层以及位于隔离层上的隔离沟槽，所述隔离层的顶部表面低于所述鳍部的顶部表面，且高于所述隔离层顶部的部分初始沟槽形成隔离沟槽；对所述隔离沟槽的鳍部侧壁进行扩大处理，使所述隔离沟槽在沿鳍部的延伸方向上尺寸增大；在所述扩大处理之后，在所述隔离层上形成替代栅极结构。隔离沟槽的侧壁与鳍部顶部垂直，防止替代栅极结构底部与隔离沟槽侧壁接触，从而有效避免相邻源漏掺杂区之间因发生桥接而漏电，所述形成方法能够改善所形成的半导体结构性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。

鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。

为了满足半导体器件集成度进一步提高的要求，相邻的鳍式场效应晶体管之间的距离更近，导致相邻的鳍式场效应晶体管的源漏掺杂区之间距离更近。为了避免鳍部内相邻的源漏掺杂区之间发生桥接，一种方法是在相邻源漏掺杂区之间的鳍部内形成隔离结构，用于在相邻的源漏掺杂区之间进行电隔离。

然而，现有的相邻鳍式场效应晶体管的源漏掺杂区之间依旧容易发生漏电。

发明内容

本发明解决的技术问题是提供一种半导体结构的形成方法，能够改善半导体结构性能。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有鳍部；在所述鳍部内形成初始沟槽，所述初始沟槽在垂直于所述鳍部的延伸方向上贯穿所述鳍部；在所述初始沟槽内形成隔离层以及位于隔离层上的隔离沟槽，所述隔离层的顶部表面低于所述鳍部的顶部表面，且高于所述隔离层顶部的部分初始沟槽形成隔离沟槽；对所述隔离沟槽的鳍部侧壁进行扩大处理，使所述隔离沟槽在沿鳍部的延伸方向上尺寸增大；在所述扩大处理之后，在所述隔离层上形成替代栅极结构。

可选的，所述扩大处理的步骤包括：在鳍部上形成掩膜结构，掩膜结构包括位于隔离层上的掩膜开口，掩膜开口在垂直于所述鳍部的延伸方向上贯穿所述鳍部；以所述掩膜结构为掩膜，刻蚀所述鳍部。

可选的，所述掩膜结构包括：位于鳍部和隔离层上的旋涂有机材料层、位于旋涂有机材料层上的抗反射层、以及位于抗反射层上的光刻胶层，所述光刻胶层内具有暴露出所述抗反射层的所述掩膜开口。

可选的，所述抗反射层材料包括：含硅的抗反射层材料或含氧化硅的抗反射层材料。所述抗反射层的厚度为100埃～500埃。所述含氧化硅的抗反射层材料的形成工艺为气相沉积工艺；所述气相沉积工艺的参数包括：温度低于200摄氏度。

可选的，所述光刻胶厚度为：1000埃～3000埃。

可选的，所述旋涂的有机材料的厚度为：500埃～2000埃。

可选的，所述初始沟槽的形成步骤包括：在鳍部上形成初级掩膜层，所述初级掩膜层暴露出部分鳍部；以所述初级掩膜层为掩膜，刻蚀所述鳍部，在所述鳍部内形成所述初始沟槽。

可选的，在所述初始沟槽内形成隔离层的步骤包括：在初始沟槽内和所述鳍部顶部形成初始隔离材料层，所述初始隔离材料层填充满所述初始沟槽；对所述初始隔离材料层进行平坦化工艺，直至暴露出鳍部顶部为止；在平坦化工艺之后，对所述初始隔离材料层进行刻蚀，去除部分初始隔离材料，形成所述隔离层和所述隔离沟槽。