[发明专利]一种半导体器件及其制造方法和电子装置

说明书

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：在NMOS区内的源/漏区内形成应力外延层，该应力外延层包括位于底部的第一宽度的第二应力外延层，位于第二应力外延层上的第三应力外延层，其中，第三应力外延层自下而上包括第二宽度的第三应力外延层和位于第二间隙壁顶面以上的第三宽度的第三应力外延层，其中第一宽度小于第二宽度，第二宽度小于第三宽度，因此扩大了应力外延层的顶部，使接触面积更大，从而应力外延层具有较低的外电阻，再者，由于并未增大底部应力外延层的体积，使短沟道效应也得到了很好的控制，进而提高了器件的性能和良率。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在半导体技术领域中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术(stress engineering)越来越受到业界的关注。

应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率，例如：通过锗硅(SiGe)工艺改善PMOS的性能，通过磷硅(SiP)工艺来改善NMOS的性能。

源/漏极(S/D)外延轮廓对于提升FinFET器件的性能和良率很关键。对于NMOS器件的SiP应力外延层的制备过程，SiP合并外延层(merged epitaxy)不是我们想要的理想结构，其不利于器件性能的提高，但是如果设计需要较低的外电阻(external resistance)，则就需要应力外延层具有较大的体积，因此需要合理的平衡外延的体积和轮廓，从而提高器件的性能。另外，较大的SiP外延不利于短沟道效应的控制，因为磷的横向扩散能力太差。

因此，有必要提出一种半导体器件及其制造方法，以合理的平衡源/漏极外延的体积和轮廓，从而进一步提高器件的性能。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述PMOS区和NMOS区内的半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；

在所述PMOS区和NMOS区分别形成横跨部分所述第一鳍片结构和部分所述第二鳍片结构的第一伪栅极结构和第二伪栅极结构；

在所述第一伪栅极结构两侧的所述第一鳍片结构的源/漏区内生长第一应力外延层；

在所述第二伪栅极结构两侧的所述第二鳍片结构的侧壁上形成第一间隙壁；

对暴露的所述第二鳍片结构的源/漏区进行第一回蚀刻，以去除部分所述第二鳍片结构形成第一凹槽；

减薄所述第一间隙壁的厚度，以扩大所述第一凹槽的宽度至第一宽度；

在所述第一凹槽内露出的所述第二鳍片结构上生长第二应力外延层，以填充所述第一凹槽，其中所述第二应力外延层的宽度为所述第一宽度；

在所述第二鳍片结构和所述第二应力外延层的侧壁上形成第二间隙壁；

第二回蚀刻去除部分所述第二应力外延层，以形成第二凹槽；