[发明专利]基于多重VCO的低功耗高精度阵列型时间数字转换电路

权利要求书

1.一种基于多重VCO的低功耗高精度阵列型时间数字转换电路，其特征在于：包括超高段TDC电路、高段TDC电路、中段TDC电路、低段TDC电路和DFF锁存链，其中超高段TDC电路、高段TDC电路和DFF锁存链为像素独享电路且置于像素内，中段TDC电路和低段TDC电路为全局共享电路且置于像素外；时间间隔的测量由超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路四部分有序配合完成，最终实现将时间间隔转换为数字值表示；

所述超高段TDC电路配置双模式的LFSR计数器，高段TDC电路配置双模式的异步减法计数器，中段TDC电路配置中段压控环振和双转单电路，低段TDC电路配置Dual-DLL和VCO回路，所述VCO回路由X个同频不同相的低段压控环振级联而成，每个低段压控环振均由Y个完全相同的低段延时单元级联而成，每个低段压控环振前级联一个低段延时路径，第i条低段延时路径由X_i个完全相同的延时单元级联而成，X≥2，Y≥2；LFSR计数器串接在异步减法计数器之后形成混合计数器，中段压控环振产生的高频时钟信号H_CK驱动异步减法计数器，经异步减法计数器分频的高频时钟信号H_LFSR同步驱动LFSR计数器；

通过切换LFSR计数器的模式将超高段TDC电路的量化结果锁存在LFSR计数器中，通过切换异步减法计数器的模式将高段TDC电路的量化结果锁存在异步减法计数器中，中段TDC电路和低段TDC电路的量化结果均通过DFF锁存链进行锁存；所述LFSR计数器、异步减法计数器和DFF锁存链均主要由DFF构成，在读取超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路的量化结果时，锁存数据通过相应的DFF串联后以二进制形式从高位到低位逐位串行输出；

所述低段TDC电路中，Dual-DLL为两级DLL结构，分为主DLL和次DLL，通过Dual-DLL的闭环负反馈作用给低段压控环振提供随工艺、电源电压、温度变化的高度稳定的压控电压。

2.根据权利要求1所述的基于多重VCO的低功耗高精度阵列型时间数字转换电路，其特征在于：

主DLL内设置有由N个主延迟单元级联而成的主压控延迟线，主DLL的输入信号为外部参考时钟信号REF_CLK和Dual-DLL启动信号START_DLL，输出信号为压控电压V_ctrf，将外部参考时钟信号REF_CLK和第N级主延迟单元进行相位状态鉴相，压控电压V_ctrf自动调节主压控延迟线，使外部参考时钟信号REF_CLK和第N级主延迟单元的相位状态相同；

次DLL内设置有由M个次延迟单元级联而成的次压控延迟线，次DLL的输入信号为外部参考时钟信号REF_CLK和Dual-DLL启动信号START_DLL，输出信号为压控电压V_ctrs，根据所需要的次压控延迟线的延时选择出第n级主延迟单元，将第n级主延迟单元和第M级次延迟单元进行相位状态鉴相，压控电压V_ctrs自动调节次压控延迟线，使第n级主延迟单元的相位状态与第M级次延迟单元的相位状态相同。

3.根据权利要求2所述的基于多重VCO的低功耗高精度阵列型时间数字转换电路，其特征在于：所述压控电压V_ctrf同时提供给所有低段压控环振中的所有低段延时单元，压控电压V_ctrs同时提供给所有低段延时路径中的所有延时单元；开始计数信号EN通过X条延迟时间各不相同的低段延时路径分别控制X个低段压控环振开始起振，相邻低段压控环振由于起振初相不同因而产生延时误差，该延时误差通过压控电压V_ctrs精确控制，通过调节压控电压V_ctrs使相邻低段压控环振之间满足一定的时序，最终使得X个低段压控环振之间无缝隙衔接配合。