[发明专利]基于NPNP结构的双向隔离型ESD保护器件

说明书

本发明公开了一种基于NPNP结构的双向隔离型ESD保护器件，包括P型衬底，所述P型衬底内设有N型埋层，且在其上覆盖P型外延，所述P型外延内且在N型埋层之上设有高压N阱，所述高压N阱内设有第一高压P阱、第二高压P阱和低压N阱，所述第一高压P阱内注有第一P+区和第一N+区，所述第二高压P阱内注有第二P+区和第四N+区，第二N+区横跨于所述第一高压P阱与所述低压N阱边界，第三N+区横跨于所述第二高压P阱与所述低压N阱边界，所述P型外延、第一高压P阱、低压N阱、第二高压P阱及高压N阱未注有器件的顶部区域上均覆盖有氧化隔离层。本发明可以支持端口工作在正向或负向电压，器件结构简单，所占芯片面积更小。

技术领域

本发明属于集成电路领域，尤其涉及一种基于PNPN结构的双向隔离型ESD保护器件。

背景技术

静电放电(Electrostatic Discharge，ESD)现象广泛存在于自然界中，也是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。因此，研究可靠性高和静电防护性能强的静电放电防护器件和防护电路对提高集成电路的成品率和可靠性具有不可忽视的作用。

通常IC(集成电路)端口的工作电压在0V至电源电压之间，所以对ESD结构的要求也只需在此电压范围内ESD器件没有漏电流。然而在一些接口芯片中，会出现端口电压高于电源电压或低于0V的情况，这就要求此类端口的ESD保护结构既能承受正向电压，也能承受负向电压，同时还需达到ESD防护等级的要求。但目前ESD保护结构的设计，很少有结构可以同时满足以上的这些要求，部分提出的解决方案，有的占用芯片面积很大，有的ESD性能达不到需求。

发明内容

本发明要解决的技术问题是如何克服现有技术中端口的ESD保护结构难以既能承受正向电压，也能承受负向电压，同时还需达到ESD防护等级的要求的缺陷，提供一种基于PNPN结构的双向隔离型ESD保护器件。

本发明是通过以下技术方案解决上述技术问题的：

本发明提供了一种基于NPNP结构的双向隔离型ESD保护器件，包括P型衬底，所述P型衬底内设有N型埋层，且在其上覆盖P型外延，所述P型外延内且在N型埋层之上设有高压N阱，所述高压N阱内设有第一高压P阱、第二高压P阱和低压N阱，所述第一高压P阱内注有第一P+区和第一N+区，所述第二高压P阱内注有第二P+区和第四N+区，第二N+区横跨于所述第一高压P阱与所述低压N阱边界，第三N+区横跨于所述第二高压P阱与所述低压N阱边界，所述P型外延、第一高压P阱、低压N阱、第二高压P阱及高压N阱未注有器件的顶部区域上均覆盖有氧化隔离层。

较佳地，所述氧化隔离层包括：第一氧化隔离层、第二氧化隔离层、第三氧化隔离层、第四氧化隔离层、第五氧化隔离层、第六氧化隔离层和第七氧化隔离层；

所述第一氧化隔离层覆盖于所述P型外延的顶部区域、所述高压N阱的位于P型外延与所述第一高压P阱之间的顶部区域以及所述第一高压P阱的位于所述高压N阱与所述第一P+区之间的顶部区域上；

所述第二氧化隔离层覆盖于所述第一高压P阱的位于所述第一P+区与所述第一N+区之间的顶部区域上；

所述第三氧化隔离层覆盖于所述第一高压P阱的位于所述第一N+区与所述第二N+区之间的顶部区域上；

所述第四氧化隔离层覆盖于所述低压N阱的位于所述第二N+区与所述第三N+区之间的顶部区域上；

所述第五氧化隔离层覆盖于所述第二高压P阱的位于所述第三N+区与所述第四N+区之间的顶部区域上；

所述第六氧化隔离层覆盖于所述第二高压P阱的位于所述第四N+区与所述第二P+区之间的顶部区域上；