[发明专利]现场可编程门阵列芯片中DSP单元的测试系统

说明书

技术领域

本发明涉及测试技术领域，具体涉及一种现场可编程门阵列芯片中DSP单元的测试系统。

背景技术

现场可编程门阵列(Field－Programmable Gate Array，FPGA)，是在可编程逻辑阵列(Programmable Logic Array，PAL)和通用逻辑阵列(Generic logic Array，GAL)等可编程器件的基础上进一步发展而来的。FPGA作为专用集成电路(ASIC)领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件门电路数量有限的缺点。

近年来，FPGA芯片被广泛应用到各个领域中。随着FPGA芯片的尺寸及复杂度的增加，在设计阶段，对各个逻辑单元的功能进行验证，成为FPGA芯片设计的关键。

数字信号处理(Digital signal processing，DSP)单元作为FPGA芯片中的一个基本逻辑单元，主要用于实现数字信号的乘加运算。在实际应用中，通过向DSP单元输入相应的激励数据，并获取DSP单元的输出数据，将该输出数据与相应的期望数据进行比较，可以测试FPGA芯片中DSP单元的功能是否正常。

然而，采用上述测试方法通常在DSP时钟频率较低的情况下测试DSP单元的功能，在DSP时钟频率较高的情况下测试DSP单元的功能时，可能出现DSP单元功能正常，但测试结果显示功能异常的情况，准确性较差。

发明内容

本发明解决的技术问题是如何提高高频下测试DSP单元功能的准确性。

为解决上述技术问题，本发明实施例提供一种现场可编程门阵列芯片中DSP单元的测试系统，所述系统包括：时钟管理器、第一存储器、待测DSP单元、第二存储器、第三存储器以及测试单元，向所述第二存储器写入数据的时钟频率与所述第一存储器及待测DSP单元的工作频率相同，从所述第二存储器中读取数据的时钟频率与所述第三存储器以及测试单元的工作频率相同；其中：所述时钟管理器，适于提供第一时钟频率以及第二时钟频率，所述第一时钟频率大于所述第二时钟频率；所述第一存储器，适于存储激励数据；所述待测DSP单元，适于在第一控制信号的控制下，以所述第一时钟频率，从所述第一存储器中获取所述激励数据，并对所述激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器；所述第二存储器，适于用于存储所述待测DSP单元的运算结果数据；所述第三存储器，适于存储与所述激励数据对应的期望数据；所述测试单元，适于在第二控制信号的控制下，以所述第二时钟频率，从所述第二存储器中获取运算结果数据，以及从所述第三存储器中获取期望数据，并将所述运算结果数据与期望数据进行比较，输出测试结果。

可选地，所述待测DSP单元的数量为一个。

可选地，所述测试单元包括：所述现场可编程门阵列芯片中的数据采集单元以及chipscope工具。

可选地，所述待测DSP单元的数量为两个以上。

可选地，所述测试单元包括：所述现场可编程门阵列芯片中的数据比较单元。

可选地，所述第一存储数据存储多个激励数据；所述待测DSP单元适于在第一控制信号的控制下，以所述第一时钟频率，从所述第一存储器中获取所述多个激励数据，并对所述多个激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器。

可选地，所述时钟管理器为所述现场可编程门阵列芯片中的时钟管理单元。

可选地，所述第一存储器及第三存储器为所述现场可编程门阵列芯片中的ROM，所述第二存储器为所述现场可编程门阵列芯片中的RAM。

可选地，所述第一控制信号与所述第二控制信号相同。

可选地，所述第一时钟频率为第二时钟频率的N倍，N≥2。

可选地，所述第一存储器中存储的激励数据是通过伪随机数发生器获得的。

相对于现有技术，本发明实施例的优点在于：

采用上述方案，将所述第一时钟频率作为待测DSP单元及向所述第二存储器写入数据的工作频率，将所述第二时钟频率作为测试单元及从所述第二存储器中读取数据的工作频率，由于所述时钟管理器所提供的第一时钟频率大于第二时钟频率，因此，通过合理设置所述第一时钟频率及第二时钟频率，由所述第二存储器将数据处理的频率由第一时钟频率降至第二时钟频率，使得测试单元可以更好地对高频下的待测DSP单元的输出的运算结果数据进行比较，也就可以使得所述测试单元能够准确地对高频下的DSP单元进行功能测试。

附图说明