[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。

背景技术

随着CMOS半导体器件工艺的发展以及按比例尺寸缩小，应力工程在半导体工艺和器件性能方面起到越来越大的作用。应力记忆技术(SMT，Stress memorization technique)是一种CMOS工艺中引入应力的方法，即在器件源/漏注入之后，沉积氧化硅和氮化硅层作为应力记忆层，紧接着进行高温退火，在退火过程中氮化硅、栅极结构、沟道以及侧墙之间产生热应力和内应力效应，这些应力会被记忆在多晶硅栅之中，在接下来的工艺中，应力记忆层被刻蚀掉，但记忆在多晶硅栅中的应力，仍然会传导到CMOS半导体器件的沟道之中，从而提高CMOS半导体器件的载流子迁移率。

在半导体器件制造的后段工艺中，需要对半导体器件进行金属化，即在绝缘介质薄膜上沉积金属薄膜及随后刻印图形以便形成互连金属线和半导体器件的孔填充塞过程。自对准金属硅化物方法(Salicide)是一种简单方便的接触金属化程序，在半导体器件的制造过程中，有一些器件需要salicide过程，而有些器件需要非自对准金属硅化物(non-salicide)过程，对于需要non-salicide过程的器件，就要利用不会与金属如Ni反应的材料把需要non-salicide的器件覆盖起来。由于金属可与硅反应，但是不会与硅氧化物如二氧化硅反应，所以金属只会与暴露出的半导体衬底表面或栅极结构表面发生反应形成金属硅化物。

现有技术中，应力记忆技术与自对准金属硅化物方法是相互独立的两段步骤。因此，有必要提出一种半导体器件的制造方法，能够简化工艺流程。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

提供基底；

在所述基底上形成应力记忆层；

对所述基底及所述应力记忆层执行退火工艺；

刻蚀去除需要形成金属硅化物区域上的应力记忆层。

示例性地，所述应力记忆层包括依次沉积的氧化物层和氮化硅层。

示例性地，所述退火工艺包括依次执行的尖峰退火及激光退火。

示例性地，所述尖峰退火用于活化源漏区。

示例性地，所述激光退火用于应力记记。

示例性地，去除所述应力记忆层的方法包括：

使用掩膜干法刻蚀去除需要形成金属硅化物区域上的氮化硅层；以及

使用湿法刻蚀去除需要形成金属硅化物区域上的氧化物层。

示例性地，所述湿法刻蚀的刻蚀液包括氢氟酸溶液及SC1溶液。

示例性地，所述基底包括NMOS器件及PMOS器件。

示例性地，所述PMOS器件的源极及漏极为嵌入式SiGe。

示例性地，还包括在需要形成金属硅化物的区域上形成金属硅化物的步骤。

本发明还提供一种半导体器件，所述半导体器件采用上述任一种方法制成。

与现有工艺相比，根据本发明提出的半导体器件的制造方法，能够简化工艺流程。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a-1c为根据现有技术中半导体器件的制造方法依次实施的步骤所分别获得的器件的示意性剖面图。

图2为根据本发明的方法依次实施的步骤的流程图。

图3a-3b为根据本发明的方法依次实施的步骤所分别获得的器件的示意性剖面图；

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。