[发明专利]非易失性半导体存储设备及其擦除方法

说明书

本发明公开了一种非易失性半导体存储设备及其擦除方法。本发明的非易失性半导体存储设备包括控制电路，所述控制电路通过对包含设置在多个字线与多个位线的各交叉点上的存储单元的存储单元阵列的规定的块施加规定的擦除电压而进行数据的擦除，且所述控制电路通过对所述存储单元阵列的缘端部以外的偶数的字线及奇数的字线施加互不相同的字线电压，对所述存储单元阵列的缘端部的字线施加与所述字线电压不同的电压，将所述擦除电压施加至存储单元来擦除数据。

技术领域

本发明是有关于一种例如快闪存储器(flash memory)等非易失性存储设备及其擦除方法。

背景技术

在近来的快闪存储器等非易失性存储设备中，为了大容量高密度的半导体微影，而采用双重图案化(double patterning)技术。双重图案化技术是作为解析度例如为42nm以下的微影技术来使用，已知有例如以2倍的节距(pitch)使图案曝光之后使其偏离仅其1/2的节距而使其曝光的方法、以及利用间隔件处理(spacer process)等处理技巧(processtrick)之后去除不需要的图案等多个方法。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开2007-250186号公报

[专利文献2]美国专利申请公开第2008/0165585号公报

[专利文献3]美国专利申请公开第2013/0163359号公报

[专利文献4]美国专利申请公开第2011/0069543号公报

[专利文献5]美国专利申请公开第2012/0008412号公报

[发明所要解决的课题]

由于如上所述的快闪存储器的大容量高密度，因此各字线的间隔以及各位线的间隔变得非常窄，从而对邻接的字线间或邻接的位线间的数据编程(data program)(写入)或擦除时的特性造成大幅影响。因此，例如在专利文献1～专利文献5等的现有技术中，提出有用以使数据擦除特性最佳化的方法。

图1是表示现有例的快闪存储器的数据擦除时的各电极的施加电压的纵剖面图。

图1中，通过在P型半导体基板1上例如注入磷而形成N阱(well)2，通过在N阱2的上部例如注入硼而形成P阱3。其次，通过在P阱3上形成以下的电极，对各电极及N阱2、P阱3如图1所示施加预定的电压(图1中各括弧内的电压)来进行数据擦除。此外，FL为浮动(floating)状态。

(1)源极线SL；

(2)选择栅极线SGS、选择栅极线SGD；

(3)虚拟字线DWLS、虚拟字线DWLD；

(4)字线WL0～字线WL31；

(5)位线GBL。

此处，VDWL是对虚拟字线DWLS、虚拟字线DWLD施加的电压，对与各虚拟字线DWLS、虚拟字线DWLD分别邻接的例如两根边缘区域侧字线WL0、边缘区域侧字线WL1、边缘区域侧字线WL30、边缘区域侧字线WL31分别施加电压Vea、电压Veb、电压Veb、电压Vea。又，对边缘区域以外的中央部的字线WL2～字线WL29施加电压Vee，对N阱2及P阱3施加电压VERS。这些施加电压的一例如下。

Vea＝Veb≈0V

Vee＝0.3V～0.5V

VERS＝15V～25V