[发明专利]半导体器件的单元布局、单元布局库及其合成方法

说明书

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件的单元布局、单元布局库及其合成方法。

背景技术

半导体电路中的许多电路单元(反相器、比较器、寄存器、存储单元等)都需要同步操作。为了同步地向这些电路单元提供精确的时钟信号，应该适宜地设计时钟信号的布线分布(也称为时钟树)，以便防止在电路单元的引脚上发生信号电磁(SEM)的问题。

发明内容

根据本发明的一个方面，提供了一种半导体器件的单元布局，包括：单元块，所述单元块包括与时钟相关的引脚，所述与时钟相关的引脚设置在单元布局中的第N金属层；以及分接连接件，设置在所述第N金属层上方的至少一个金属层处并且堆叠在所述单元块的所述与时钟相关的引脚的上方，所述分接连接件电连接至所述与时钟相关的引脚并且形成所述单元块的所述与时钟相关的引脚的等效分接点，其中，N是大于或者等于0的整数。

根据本发明的另一个方面，提供了一种半导体器件的单元布局库，包括：至少一个替代单元布局，所述至少一个替代单元布局对应于标准单元布局，所述标准单元布局包括具有与时钟相关的引脚的第一单元块，所述至少一个替代单元布局中的每个均包括第二单元块和分接连接件，所述第二单元块等效于所述标准单元布局的所述第一单元块，所述分接连接件堆叠在所述第二单元块的与时钟相关的引脚的上方，所述分接连接件形成所述第二单元块的所述与时钟相关的引脚的等效分接点。根据本发明的又一个方面，提供了一种用于合成半导体器件的方法，包括：根据单元布局库中的标准单元布局来规划半导体器件；形成对于所述标准单元布局的布线图案；对所述布线图案执行设计规则检查(DRC)或信号电磁模拟测试；明确所述标准单元布局中的至少哪一个没有通过所述设计规则检查或所述信号电磁模拟测试；以及用所述单元布局库中的替代单元布局来替代没有通过所述设计规则检查或所述信号电磁模拟测试的所述标准单元布局。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。

图1是示出了半导体器件的单元布局的顶视图。

图2是示出了根据本发明实施例的半导体器件的单元布局的顶视图。

图3是示出了沿着图2中示出的截线A-A截取的单元布局的截面图。

图4是示出了根据本发明实施例的半导体器件的另一单元布局的顶视图。

图5是示出了根据本发明实施例的半导体器件的另一单元布局的顶视图。

图6是示出了根据本发明实施例的半导体器件的单元布局的顶视图。

图7是示出了沿着图6中示出的截线B-B截取的单元布局的截面图。

图8是示出了根据本发明实施例的半导体器件的单元布局的顶视图。

图9是示出了根据本发明的实施例示出的半导体器件的单元布局的顶视图。

图10A是示出了第一金属互连件和第二金属互连件之间的连接通孔的另一个实施例的顶视图。

图10B是示出了第一金属互连件和第二金属互连件之间的连接通孔的另一个实施例的顶视图。

图11是示出了根据本发明实施例的在非临暂态计算机可读存储介质上存储的单元布局库的示意图。

图12是示出了根据本发明实施例的合成方法的流程图。

具体实施方式

在以下描述中，给出对提供对本发明的实施例的透彻理解的特定细节。然而本领域中一般技术人员将认识到，本发明可以在没有一个或多个具体细节或者与其他成分组合的情况下实施。公知的实施方式或操作没有详细示出或描述，以避免本发明的各种实施例的模糊方面。

本说明书中使用的术语通常具有其在本领域中以及在使用每一个术语的具体的内容中的普通含义。本说明书中使用的实例，包括本文所讨论的任何术语的实例，仅是示例性的，并且绝不是限制本发明的或任何示例性术语的范围和意义。同样，本发明不限于本说明书中给出的各个实施例。

应当理解，尽管本文可以使用术语第一、第二等以描述各个元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一个元件区别开。例如，在不背离本发明的范围的情况下，可以将第一元件叫做第二元件，并且类似地，可以将第二元件叫做第一元件。如本文所使用的，术语“和/或”包括一个或多个所列的相关联项目的任何以及所有的组合。