[发明专利]半导体器件的单元布局、单元布局库及其合成方法

权利要求书

1.一种半导体器件的单元布局，包括：

单元块，所述单元块包括与时钟相关的引脚，所述与时钟相关的引脚设置在所述单元布局中的第N金属层；以及

分接连接件，设置在所述第N金属层上方的至少一个金属层处并且堆叠在所述单元块的所述与时钟相关的引脚的上方，所述分接连接件电连接至所述与时钟相关的引脚并且形成所述单元块的所述与时钟相关的引脚的等效分接点，其中，N是大于或者等于0的整数。

2.根据权利要求1所述的单元布局，其中，所述分接连接件包括：

第一金属互连件，设置在第(N+1)金属层处并且堆叠在所述与时钟相关的引脚的上方，所述第一金属互连件电连接至所述与时钟相关的引脚；以及

第二金属互连件，设置在第(N+2)金属层处并且堆叠在所述第一金属互连件的上方，所述第二金属互连件电连接至所述第一金属互连件，并且所述第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。

3.根据权利要求2所述的单元布局，其中，根据设计规则，所述第一金属互连件的第一宽度是所述第(N+1)金属层上的最小迹线的宽度的1至3倍，根据设计规则，所述第二金属互连件的第二宽度是所述第(N+2)金属层上的最小迹线的宽度的1至3倍，并且所述第二宽度是所述第一宽度的0.5至3倍。

4.根据权利要求1所述的单元布局，其中，所述分接连接件包括：

多个第一金属互连件，设置在第(N+1)金属层处，所述多个第一金属互连件彼此平行，所述多个第一金属互连件的至少一个堆叠在所述与时钟相关的引脚的上方并且电连接至所述与时钟相关的引脚；以及

多个第二金属互连件，设置在第(N+2)金属层处，所述多个第二金属互连件彼此平行，所述多个第二金属互连件堆叠在所述多个第一金属互连件的上方并且垂直于所述多个第一金属互连件，所述多个第二金属互连件电连接至所述多个第一金属互连件，并且所述多个第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。

5.根据权利要求1所述的单元布局，其中，所述单元块存储在单元布局库中并且被视为标准单元布局，所述单元块和所述分接连接件存储在所述单元布局库中并且被视为所述标准单元布局的替代单元布局。

6.根据权利要求5所述的单元布局，其中，所述引脚是所述单元块的与时钟相关的引脚，针对合成工艺中采用的所述标准单元布局没有通过设计规则检查(DRC)或信号电磁(SEM)模拟测试，所述替代单元布局用于在所述合成工艺中替代所述标准单元布局。

7.一种半导体器件的单元布局库，包括：

至少一个替代单元布局，所述至少一个替代单元布局对应于标准单元布局，所述标准单元布局包括具有与时钟相关的引脚的第一单元块，所述至少一个替代单元布局中的每个均包括第二单元块和分接连接件，所述第二单元块等效于所述标准单元布局的所述第一单元块，所述分接连接件堆叠在所述第二单元块的与时钟相关的引脚的上方，所述分接连接件形成所述第二单元块的所述与时钟相关的引脚的等效分接点。

8.根据权利要求7所述的单元布局库，其中，所述第一单元块的所述引脚和所述第二单元块的所述引脚是与时钟相关的引脚，并且所述替代单元布局用于替代没有通过设计规则检查(DRC)或信号的电磁(SEM)模拟测试的所述标准单元布局。

9.一种用于合成半导体器件的方法，包括：

根据单元布局库中的标准单元布局来规划半导体器件；

形成对于所述标准单元布局的布线图案；

对所述布线图案执行设计规则检查(DRC)或信号电磁模拟测试；

明确所述标准单元布局中的至少哪一个没有通过所述设计规则检查或所述信号电磁模拟测试；以及

用所述单元布局库中的替代单元布局来替代没有通过所述设计规则检查或所述信号电磁模拟测试的所述标准单元布局。

10.根据权利要求9所述的方法，其中，所述标准单元布局中的每个均包括具有与时钟相关的引脚的第一单元块，并且所述替代单元布局的每个均包括第二单元块和分接连接件，所述第二单元块等效于所述标准单元布局的所述第一单元块，所述分接连接件堆叠在所述第二单元块的与时钟相关的引脚的上方，所述分接连接件形成所述第二单元块的所述与时钟相关的引脚的等效分接点。