[发明专利]半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在其中形成包括第一沟槽区域、第二沟槽区域以及将二者连通的第三沟槽区域的沟槽，第一沟槽区域的宽度大于第二沟槽区域和第三沟槽区域的宽度；形成绝缘层，填满第二沟槽区域和第三沟槽区域；形成第一多晶硅层，填满第一沟槽区域；去除多余的第一多晶硅层，直至露出绝缘层；去除位于半导体衬底表面的全部绝缘层以及位于沟槽内的部分绝缘层；形成栅氧化物层后，在其上形成第二多晶硅层，填满所述沟槽；去除多余的第二多晶硅层，直至露出栅氧化物层。根据本发明，无需增加多晶硅光刻层次来处理上述多晶硅层，产品表面没有明显的台阶，后续光刻、腐蚀工艺的实施难度有所降低。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。

背景技术

目前沟槽型VDMOS产品开始引入电荷平衡的技术，分离栅器件结构是基于现有工艺较容易实现的一种形式。对于分离栅技术而言，由于其采用了双栅设计，而双栅需要引出到不同的电极(源极和栅极)，中间的深沟槽栅极采用直接打孔与源极金属连接的方式连接到源极，侧面的浅沟槽栅极则使用增加多晶硅光刻层次的方法引出到有源区的外围再做打孔接出。相比传统的沟槽型VDMOS，这需要增加额外的多晶硅光刻来分离两个栅极，由此增加了工艺成本，造成浅沟槽栅极的引出高于硅片平面，形成一定的台阶，对后续工艺的实施有一定影响。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成沟槽，所述沟槽包括第一沟槽区域、第二沟槽区域以及将第一沟槽区域和第二沟槽区域连通的第三沟槽区域，所述第一沟槽区域的宽度大于所述第二沟槽区域和第三沟槽区域的宽度；在所述半导体衬底上形成绝缘层，以确保填满所述第二沟槽区域和第三沟槽区域，且所述第一沟槽区域的侧壁形成有所述绝缘层但未填满所述第一沟槽区域；在所述绝缘层上形成第一多晶硅层，以确保填满所述第一沟槽区域；去除多余的所述第一多晶硅层，直至露出所述绝缘层；去除多余的所述绝缘层，以去除位于所述半导体衬底表面的全部绝缘层以及位于所述沟槽内的部分绝缘层；在所述半导体衬底上形成栅氧化物层，所述沟槽露出的侧壁上以及所述第一多晶硅层上，均形成有所述栅氧化物层；在所述栅氧化物层上形成第二多晶硅层，以填满所述沟槽；去除多余的所述第二多晶硅层，直至露出位于所述半导体衬底表面以及所述第一多晶硅层顶部的栅氧化物层。

在一个示例中，采用沉积或者氧化生长工艺形成所述绝缘层。

在一个示例中，通过腐蚀工艺实施所述去除。

在一个示例中，所述腐蚀工艺为湿法腐蚀。

在一个示例中，去除多余的所述第二多晶硅层后，还包括在所述半导体衬底上形成层间介质层的步骤。

在一个示例中，形成所述层间介质层之前，还包括通过离子注入工艺在所述半导体衬底中形成阱区和源区的步骤。

在一个示例中，形成所述层间介质层之后，还包括：通过光刻、刻蚀工艺形成贯穿所述层间介质层的底部分别电连接位于元胞区的源区、位于元胞区的所述第一沟槽区域内的第一多晶硅层和位于所述第二沟槽内区域的第二多晶硅层的第一接触塞、第二接触塞和第三接触塞；以及在所述层间介质层上形成彼此独立的第一金属层和第二金属层。

在一个示例中，所述第一接触塞和所述第二接触塞的顶部电连接所述第一金属层，所述第三接触塞的顶部电连接所述第二金属层。

在一个示例中，所述去除多余部分后留下的第一多晶硅层构成作为深栅的第一电极，所述去除多余部分后留下的第二多晶硅层构成作为浅栅的第二电极，所述第一电极与所述第二电极之间通过所述栅氧化物层实现电气绝缘

本发明还提供一种采用上述半导体器件的制造方法制造的半导体器件，所述半导体器件为VDMOS，作为深栅的第一电极的顶部和作为浅栅的第二电极的顶部平齐。