[发明专利]半导体装置及其制造方法

说明书

相关申请

本申请享有以美国临时专利申请62/306,216号(申请日：2016年3月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体装置及其制造方法。

背景技术

提出了一种三维构造的存储设备，该存储设备是在多个电极层积层而成的积层体上形成着存储孔洞(Memory hole)，且在该存储孔洞内，沿着积层体的积层方向延伸而设置着电荷累积膜及半导体膜。存储设备具有串联连接在漏极侧选择晶体管与源极侧选择晶体管之间的多个存储单元。存储单元的漏极经由漏极侧选择晶体管电连接于位线。存储单元的源极经由源极侧选择晶体管电连接于源极线。一般来讲，源极线是在积层体的内部形成狭缝而设置在该狭缝内。与此相对地，对将源极线嵌入到积层体的下方的嵌入式源极线进行了研究。但是在使用嵌入式源极线的情况下，必须相对于例如每1指而逐一设置向衬底供给电压的局部配线。因此，阻碍了存储单元阵列的平面尺寸的缩小。希望在使用嵌入式源极线的情况下也能缩小存储单元阵列的平面尺寸。

发明内容

实施方式提供一种在使用嵌入式源极线的情况下也能使存储单元阵列的平面尺寸缩小的半导体装置及其制造方法。

实施方式的半导体装置包含第1配线部、第1导电型的第1半导体区域、积层体、柱状部、多个第1绝缘部、及多个半导体区域列。第1配线部隔着第1绝缘膜设置在衬底上。第1半导体区域隔着第2绝缘膜设置在第1配线部上。积层体设置在第1半导体区域上。积层体包含交替地积层的多个第3绝缘膜及多个电极层。柱状部设置在积层体内。柱状部沿着积层体的积层方向延伸。柱状部包含半导体主体及电荷累积膜。半导体主体与第1半导体区域相接。多个第1绝缘部设置在积层体内。多个第1绝缘部沿着积层方向、及与积层方向交叉的第1方向延伸。多个第1绝缘部与第1半导体区域相接。多个半导体区域列设置在第1半导体区域内。多个半导体区域列分别包含相互的第2导电型的多个第2半导体区域。多个第2半导体区域设置在多个第1绝缘部的下方，且沿着第1绝缘部在第1方向上排列。多个第2半导体区域与第1配线部电连接。

附图说明

图1是第1实施方式的半导体装置的存储单元阵列的示意立体图。

图2是第1实施方式的半导体装置的存储单元阵列的示意俯视图。

图3是沿着图2中的3-3线的剖视图。

图4是沿着图2中的4-4线的剖视图。

图5是沿着图2中的5-5线的剖视图。

图6是将柱状部CL放大而表示的示意剖视图。

图7是第1实施方式的半导体装置的第1半导体区域的示意俯视图。

图8是将图7中的框A内放大而表示的示意俯视图。

图9是对参考例与第1实施方式加以比较而表示的示意俯视图。

图10是第2实施方式的半导体装置的存储单元阵列的示意俯视图。

图11～图21是表示第2实施方式的半导体装置的制造方法的示意剖视图。

图22是第2实施方式的半导体装置的示意俯视图。

图23是表示第3实施方式的删除动作的第1例的示意等效电路图。

图24是表示第3实施方式的删除动作的第2例的示意等效电路图。

图25是第4实施方式的半导体装置的存储单元阵列的示意剖视图。

图26是对参考例与第4实施方式加以比较而表示的示意剖视图。

图27是第5实施方式的半导体装置的存储单元阵列的示意剖视图。

具体实施方式

以下，参照附图，对实施方式进行说明。另外，在各附图中，对相同的要素标注着相同的符号。实施方式的半导体装置是具有存储单元阵列的半导体存储装置。

＜第1实施方式＞

图1是第1实施方式的半导体装置的存储单元阵列1的示意立体图。在图1中，将与衬底10的主面10a平行的方向且相互正交的2个方向设为X方向及Y方向。XY平面设为积层体100的平面方向。将与X方向及Y方向两者正交的方向设为Z方向(积层体100的积层方向)。在本说明书中，所谓“下”是指朝向衬底10的方向，所谓“上”是指远离衬底10的方向。