[发明专利]具有高耦合比率的闪存器件

说明书

一种闪存单元结构包括半导体衬底、衬垫介电层、浮动栅极、控制栅极和阻挡层。在半导体衬底上设置衬垫介电层。在衬垫介电层上方设置浮动栅极，其中，浮动栅极具有与衬垫介电层相对的顶面，并且顶面包括在其上形成的至少一个凹槽。在浮动栅极的顶面上方设置控制栅极。在浮动栅极与控制栅极之间设置阻挡层。本发明的实施例还涉及具有高耦合比率的闪存器件。

技术领域

本发明的实施例涉及集成电路器件，更具体地，涉及具有高耦合比率的闪存器件。

背景技术

近些年，随着便携式电子器件变得越来越流行，闪存器件的功耗已经成为一个重要的问题。常规闪存器件具有带有许多存储单位(即，存储单元)的存储阵列。存储单位的每个形成为包括浮动栅极和控制栅极的场效应晶体管。浮动栅极配置为固定电荷，并且在半导体衬底的有源区域上方的氧化物层上制造。浮动栅极通过氧化物层与半导体衬底中的源极/漏极区域分离。可以通过将电子从衬底通过氧化物层注入至浮动栅极来对每个存储单元编程或充电。在擦除操作期间，可以从浮动栅极去除电荷。可以通过浮动栅极中积累的电荷来判断每个存储单元的数据。闪存的重要的质量指标包括其功耗和可靠性。

发明内容

本发明的实施例提供了一种闪存单元结构，包括：半导体衬底；衬垫介电层，设置在所述半导体衬底上；浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有与所述衬垫介电层相对的顶面，并且所述顶面包括在所述顶面上形成的至少一个凹槽；控制栅极，设置在所述浮动栅极的所述顶面上方；阻挡层，设置在所述浮动栅极与所述控制栅极之间。

本发明的另一实施例提供了一种集成电路结构，包括：半导体衬底；以及闪存单元，包括：衬垫介电层，设置在所述半导体衬底上；浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有与所述衬垫介电层相对的顶面，并且所述顶面包括在所述顶面上形成的至少一个沟槽，并且所述沟槽具有从所述浮动栅极的厚度的8％至80％的范围的深度；阻挡层，与所述浮动栅极的所述顶面物理接触，并且所述阻挡层包括位于对应于所述沟槽的位置处的沟渠；以及控制栅极，设置在所述阻挡层的所述顶面上方。

本发明的又一实施例提供了一种集成电路结构，包括：半导体衬底；以及多个闪存单元，所述闪存单元的每个包括：衬垫介电层，设置在所述半导体衬底上；浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有邻近所述衬垫介电层的底面和与所述底面相对的顶面，并且所述顶面的表面面积大于所述底面的表面面积；控制栅极，设置在所述浮动栅极的所述顶面上方；阻挡层，设置在所述浮动栅极与所述控制栅极之间。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1是根据本发明的各个实施例的示意性地示出集成电路结构的平面图。

图2是沿图1中的线A-A’截取的示意性截面图。

图3是沿图1中的线B-B’截取的示意性截面图。

图4是根据本发明的又一些实施例的示意性地示出集成电路结构的截面图。

图5根据本发明的又一些实施例示意性地示出了包括逻辑金属氧化物半导体(MOS)器件和多个闪存单元的集成电路结构的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。