[发明专利]用于半导体中段制程（MEOL）工艺的方法和结构

说明书

形成半导体器件的方法提供了前体，该前体包括具有第一区域和第二区域的衬底，其中，第一区域包括绝缘体并且第二区域包括晶体管的源极、漏极和沟道区域。该前体还包括位于绝缘体上方的栅极堆叠件以及位于沟道区域上方的栅极堆叠件。该前体还包括位于栅极堆叠件上方的第一介电层。该方法还包括使第一介电层部分地凹进；在凹进的第一介电层上方形成第二介电层；并且在第二介电层上方形成接触蚀刻停止(CES)层。在实施例中，该方法还包括在栅极堆叠件上方形成栅极导通孔，在S/D区域上方形成源极和漏极(S/D)导通孔，并且在栅极导通孔和S/D导通孔中形成通孔。本发明的实施例还涉及用于半导体中段制程(MEOL)工艺的方法和结构。

技术领域

本发明的实施例涉及集成电路器件，更具体地，涉及用于半导体中段制程(MEOL)工艺的方法和结构。

背景技术

半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量) 已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增加了处理和制造IC的复杂性。为了实现这些进步，需要IC工艺和制造中的类似发展。

例如，在中段制程(MEOL)工艺中，典型的是在具有密集通孔的一些区中和具有隔离通孔的一些区中蚀刻栅极导通孔。当部分地蚀刻通孔时，难以控制密集通孔区和隔离通孔区中的通孔蚀刻深度。因此，通孔深度因区不同而变化。通孔深度变化可以引起随后的制造中的问题。例如，当在之后的步骤中形成栅极接触件和源极/漏极(S/D)接触件时，可能引起泄漏问题。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，所述方法包括：提供前体，所述前体包括：衬底，具有第一区域和第二区域，其中，所述第一区域包括绝缘体并且所述第二区域包括晶体管的源极区域、漏极区域和沟道区域；第一栅极堆叠件和第二栅极堆叠件，位于所述绝缘体上方；第三栅极堆叠件，位于所述沟道区域上方；和第一介电层，位于所述第一栅极堆叠件、所述第二栅极堆叠件和所述第三栅极堆叠件上方；使所述第一介电层部分地凹进；在凹进的第一介电层上方形成第二介电层；以及在所述第二介电层上方形成接触蚀刻停止(CES)层。

本发明的另一实施例提供了一种形成半导体器件的方法，所述方法包括：提供前体，所述前体包括：衬底，具有第一区域；第一栅极堆叠件和第二栅极堆叠件，位于所述第一区域上方；和第一介电层，位于所述第一栅极堆叠件和所述第二栅极堆叠件上方；使所述第一介电层部分地凹进；在凹进的第一介电层上方形成第二介电层；在所述第二介电层上方形成图案化层；在所述第二栅极堆叠件上方的所述图案化层中蚀刻孔洞；通过所述孔洞蚀刻所述第二介电层的第一部分以暴露所述凹进的第一介电层的第一部分；去除所述第一区域上方的所述图案化层；以及蚀刻所述凹进的第一介电层的所述第一部分以暴露所述第二栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层的第二部分和所述第二介电层的第二部分覆盖。

本发明的又一实施例提供了一种半导体器件，包括：衬底，具有第一区域和第二区域，其中，所述第一区域包括绝缘体并且所述第二区域包括晶体管的源极区域、漏极区域和沟道区域；第一栅极堆叠件和第二栅极堆叠件，位于所述绝缘体上方；第三栅极堆叠件，位于所述沟道区域上方；第一介电层，位于所述第一栅极堆叠件、所述第二栅极堆叠件和所述第三栅极堆叠件上方；第二介电层，位于所述第一介电层上方；以及金属层，位于所述第一栅极堆叠件和所述第二栅极堆叠件上方，其中，所述金属层与所述第二栅极堆叠件电通信并且通过至少所述第一介电层和所述第二介电层与所述第一栅极堆叠件隔离。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。