[发明专利]半导体器件及其制作方法、电子装置

说明书

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：用于在半导体衬底中形成隔离结构，其包括下述步骤：提供半导体衬底，在所述半导体衬底上形成所述隔离结构的硬掩膜层；以所述隔离结构的硬掩膜层为掩膜刻蚀所述半导体衬底以形成用于形成隔离结构的沟槽，且所述沟槽通过设定次数的刻蚀步骤达到目标深度，其中，在每一所述刻蚀步骤中包括下述操作：以所述隔离结构的硬掩膜层为掩膜刻蚀所述半导体衬底设定深度；在所述刻蚀完成之后执行副产阻塞物操作。该制作方法可以减少的局部深度差异和线坍塌问题。该半导体器件和电子装置由于上述制作方法具有减少的局部深度差异和线坍塌问题。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。近来，NAND快闪存储器芯片的容量已经达到2GB，并且尺寸迅速增加。已经开发出基于NAND快闪存储器芯片的固态硬盘，并在便携计算机中用作存储设备。因此，近年来，NAND快闪存储器广泛用作嵌入式系统中的存储设备，也用作个人计算机系统中的存储设备。

随着NAND快闪存储器存储单元的关键尺寸的不断缩小，STI(浅沟槽隔离)结构的深宽比(aspect ratio)迅速增加。在高深宽比的STI刻蚀工艺中，容易出现严重的微负载效应(micro-loading)和线坍塌(line collapse)，如图1A和图1B所示，其分别示出了高深宽比的STI刻蚀工艺中出现的线坍塌现象和局部深度差异(也即，微负载效应)。

因此，需要提出一种新的半导体器件的制作方法，以至少部分地解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种新的半导体器件的制作方法，可以克服NAND快闪存储器STI制作中的局部深度差异和线坍塌问题。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，用于在半导体衬底中形成隔离结构，其包括下述步骤：提供半导体衬底，在所述半导体衬底上形成所述隔离结构的硬掩膜层；以所述隔离结构的硬掩膜层为掩膜刻蚀所述半导体衬底以形成用于形成隔离结构的沟槽，且所述沟槽通过设定次数的刻蚀步骤达到目标深度，其中，在每一所述刻蚀步骤中包括下述操作：以所述隔离结构的硬掩膜层为掩膜刻蚀所述半导体衬底设定深度；在所述刻蚀完成之后执行副产阻塞物操作。

示例性地，所述副产阻塞物操作包括CF_x或N₂的等离子体处理工艺。

示例性地，所述副产阻塞物操作还包括氩等离子体处理工艺。

示例性地，所述等离子体处理工艺的反应腔室底部温度设定为10～80度。

示例性地，所述N₂等离子体处理工艺的偏压功率为50～1000W，气体流速为200～400sccm，压力为50～200mT。

示例性地，所述氩等离子体处理工艺的偏压功率为50～1200W，气体流速为50～1000sccm，压力为20～200mT。

示例性地，所述沟槽的刻蚀包括为5～20次所述刻蚀步骤。

示例性地，所述隔离结构的刻蚀工艺和所述副产阻塞物操作在同一腔室中完成。