[发明专利]一种半导体器件及其制作方法、电子装置

说明书

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，所述半导体衬底上形成有含硅凸起阵列；在每个所述含硅凸起的顶端形成电流阻挡层。该制作方法可以通过在含硅凸起顶端形成电流阻挡层，从而可以避免含硅凸起顶端形成导电的尖端，进而相对增大含硅凸起顶部导电部分的关键尺寸，并减少漏电流，改善诸如编程窗口、耐久性和数据保持等器件性能。该半导体器件和电子装置具有较高的性能。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。近来，NAND快闪存储器芯片的容量已经达到2GB，并且尺寸迅速增加。已经开发出基于NAND快闪存储器芯片的固态硬盘，并在便携计算机中用作存储设备。因此，近年来，NAND快闪存储器广泛用作嵌入式系统中的存储设备，也用作个人计算机系统中的存储设备。

随着NAND快闪存储器存储单元的关键尺寸缩小至20nm以下，浮栅(floatinggate，FG)的关键尺寸越来越小，而同时由于诸如ONO(氧化物-氮化物-氧化物)等多晶硅间电介质(IPD)的厚度不能一直缩小，例如其必须保持约10nm的厚度，在这两种因素作用下，如图1虚线区域所示，浮栅顶部的关键尺寸非常有限(换句话说，浮栅顶部形成尖端)，这导致在编程期间，IPD中的漏电流很大，进而导致编程窗口中最大阈值电压极大地减小，并且IPD中的电子陷阱(trap)增加，这将对器件性能，例如编程能力、耐久性、数据保持能力等造成影响。

因此，有必要提出一种新的半导体器件的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以减少器件多晶硅顶部区域的漏电，改善器件的性能和耐久性。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：提供半导体衬底，所述半导体衬底上形成有含硅凸起阵列；在每个所述含硅凸起的顶端形成电流阻挡层。

进一步地，在所述半导体衬底上形成含硅凸起阵列的步骤包括：在所述半导体衬底上形成含硅材料层和图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜刻蚀所述含硅材料层以形成含硅凸起阵列。

进一步地，所述图形化硬掩膜层包括氧化物。

进一步地，在所述含硅材料层和所述图形化硬掩膜层之间还形成有氮化物停止层。

进一步地，在每个所述含硅凸起的顶端形成电流阻挡层的步骤包括：形成填充所述含硅凸起阵列间隙的填充层；去除部分所述填充层以露出所述含硅凸起的顶端；在所述含硅凸起的顶端形成电流阻挡层。

进一步地，所述电流阻挡层为氮化物。

进一步地，对所述含硅凸起的顶端执行含氮等离子体处理，以形成所述氮化物。

进一步地，所述含氮等离子体处理为N2或NH3等离子体处理。

进一步地，所述间隙的填充层为隔离结构氧化物。

进一步地，在形成填充所述含硅凸起阵列间隙的填充层之前，还包括下述步骤：以所述图形化的硬掩膜层为掩膜刻蚀所述半导体衬底以形成用于形成隔离结构的沟槽。