[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，所述方法包括：提供包括第一区域和第二区域的基底；在第一区域基底中形成阱区；在第二区域基底中形成漂移区；图形化基底，形成衬底以及凸出于衬底的鳍部，包括位于第一区域和第二区域交界处的第一鳍部，以及位于第二区域的第二鳍部，在与鳍部延伸方向相垂直的方向上，第二鳍部的宽度尺寸值大于第一鳍部的宽度尺寸值；在第一鳍部表面形成位于第一区域和第二区域交界处的栅极结构；在栅极结构一侧第一鳍部内形成源极、另一侧第二鳍部内形成漏极。本发明使第二鳍部的宽度尺寸值大于第一鳍部的宽度尺寸值，器件导通时电流流经第二鳍部的横截面面积增大，从而加快电流流出的速度，增强释放静电的能力。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。平面LDMOS已无法满足技术需求，逐渐开始向具有更高功效的三维立体式的晶体管过渡，如引入鳍式场效应晶体管。

但是，即使在LDMOS中引入了鳍式场效应晶体管，现有技术的半导体器件的电学性能依旧较差。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域；在所述第一区域的基底中形成阱区，所述阱区内具有第一掺杂离子；在所述第二区域的基底中形成漂移区，所述漂移区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部的宽度尺寸值大于所述第一鳍部的宽度尺寸值；其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分；形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构覆盖所述第一鳍部的部分顶部表面，以及所述第一鳍部第二部分的部分侧壁表面；在所述栅极结构一侧的第一鳍部第一部分内形成源极，在所述栅极结构另一侧的第二鳍部内形成漏极，所述源极和漏极内具有第三掺杂离子，且所述第三掺杂离子与所述第二掺杂离子类型相同。

相应的，本发明还提供一种半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括第一区域和第二区域，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部的宽度尺寸值大于所述第一鳍部的宽度尺寸值；其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分；阱区，位于所述第一区域的基底内，所述阱区内具有第一掺杂离子；漂移区，位于所述第二区域的基底内，所述漂移区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；栅极结构，位于所述第一区域和第二区域的交界处，且覆盖所述第一鳍部的部分顶部表面，以及所述第一鳍部第二部分的部分侧壁表面；源极，位于所述栅极结构一侧的第一鳍部第一部分内，且所述源极位于所述阱区内，所述源极内具有第三掺杂离子；漏极，位于所述栅极结构另一侧的第二鳍部内，且所述漏极位于所述漂移区内，所述漏极内具有第三掺杂离子。