[发明专利]集成电路结构

说明书

本发明提供一种集成电路，包括一SRAM阵列。SRAM阵列包括具有第一多行以及多列的SRAM单元的一第一子阵列以及具有第二多行以及多列的SRAM单元的一第二子阵列。第一位元线以及第一互补位元线连接至第一子阵列中的一列的第一以及第二沟道栅极金属氧化物半导体装置。第二位元线以及第二互补位元线连接至第二子阵列中的一列的静态随机存取存储器单元的第一以及第二沟道栅极金属氧化物半导体装置。第一位元线以及第一互补位元线与第二位元线以及第二互补位元线断开。感测放大器电路电性耦接至并用以感测第一位元线、第一互补位元线、第二位元线以及第二互补位元线。

技术领域

本发明涉及集成电路结构，特别涉及一种包括具有第一子阵列以及第二子阵列的静态随机存取存储器阵列的集成电路结构。

背景技术

静态随机存取存储器(Static Random Access Memory,静态随机存取存储器)是常用于集成电路中。静态随机存取存储器单元具有不用刷新即可保住数据的有利特征。随着对集成电路的速度要求越来越高，静态随机存取存储器单元的读取以及写入速度亦变得越来越重要。随着静态随机存取存储器单元的尺寸日益缩小，但由于原本的尺寸就已经非常小，因此上述的要求是难以实现。举例来说，形成静态随机存取存储器单元的字元线以及位元线的金属层导线的薄膜电阻将越来越高，因此静态随机存取存储器单元的字元线以及位元线的RC延迟将增加，这将阻碍读取速度以及写入速度的改善。

于纳米工艺时代中，静态随机存取存储器单元的数量非常多，以增加静态随机存取存储器单元的效率。然而，这将产生两个问题。第一，由于每个位元线必须连接至静态随机存取存储器单元更多的行，这将造成更高的位元线金属耦合电容，并因此降低差动位元线(即位元线以及位元线条)的差动速度。第二，由于每个字元线亦须连接至静态随机存取存储器更多的列，将造成更长的字元线，并因此形成更大的电阻值并增加RC延迟。

发明内容

本发明一实施例提供一种集成电路结构，包括一静态随机存取存储器阵列。静态随机存取存储器阵列包括具有第一多行以及多列的静态随机存取存储器单元的一第一子阵列以及具有第二多行以及上述列的上述静态随机存取存储器单元的一第二子阵列。静态随机存取存储器阵列中的每个静态随机存取存储器单元包括一第一上拉金氧半导体装置、一第二上拉金氧半导体装置、与第一上拉金氧半导体装置以及第二上拉金氧半导体装置形成多交叉栓锁反相器的一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置、以及连接至交叉栓锁反相器的一第一沟道栅极金属氧化物半导体装置以及一第二沟道栅极金属氧化物半导体装置。一第一位元线以及一第一互补位元线是连接至第一子阵列的一列中的静态随机存取存储器单元的第一沟道栅极金属氧化物半导体装置以及第二沟道栅极金属氧化物半导体装置。一第二位元线以及一第二互补位元线是连接至第二子阵列的一列中的静态随机存取存储器单元的第一沟道栅极金属氧化物半导体装置以及第二沟道栅极金属氧化物半导体装置。第一位元线以及第一互补位元线是与第二位元线以及第二互补位元线断开。感测放大器电路是电性耦接至第一位元线、第一互补位元线、第二位元线以及第二互补位元线，并用以感测第一位元线、第一互补位元线、第二位元线以及第二互补位元线。