[发明专利]一种半导体器件及其制作方法、电子装置

说明书

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底至少包括存储区域和接触插塞区域；在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层；形成覆盖所述多层叠层结构以及所述接触插塞区域的第一介电层，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞；在所述第一介电层上形成第二介电层，并在所述第二介电层中形成与所述多个第一接触插塞对应连接的多个第二接触插塞。该制作方法可以降低工艺难度和成本。该半导体器件和电子装置具有结构简单，成本低的优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，以及业界对集成密度高、存储容量大的存储器的需求，3D NAND(三维NAND)存储器应运而生。一种3D NAND的结构如图6所示，其包括多层的存储阵列1，位移存储阵列1下方的底层选择栅LS(Lower SG)和源线SL(Source Line)、位于存储阵列1上方的顶层选择栅US(Upper SG)、位于顶层选择栅上面的位线BL(Bit Line)，以及从存储阵列1每一层延伸出来的控制栅CG(Control Gate)。对于每一层的存储器来说，由这一层的控制栅延伸出来，通过错位排布的接触插塞连接到控制电压信号输入线2。由源线SL(Source Line)维持电流从存储阵列单向输出。由字线BL(Bit Line)的选择信号、顶层选择栅US(Upper SG)和底层选择栅LS(Lower SG)共同的选择信号，以及控制栅CG(ControlGate)的选择信号分别从立体空间三个维度(3D)来实现具体某个存储器的选通。其中，控制栅CG(ControlGate)的选择信号控制图中横向的每一层的存储单元的选择。每一层的存储器的控制栅延伸出存储阵列，由接触插塞连接至电压信号输入线22，所述电压信号输入线2作为位线。控制栅CG层按照台阶状依次往上叠，接触插塞沿着台阶依次向上错开排列，以连接到不同的位线(电压信号输入线2)上。

在这样的结构中，控制栅的层数和存储容量呈正比，即台阶的级数和存储容量呈正比。随着人们对于存储容量的追求，需要制作更大容量的存储器，也就需要制作更多层的控制栅，若层数增长到比如128层或者更多倍数的层，这样的结构中，同一步工艺中制作深浅不同的通孔的难度很大，并且台阶结构的控制栅结构和接触插塞使得每位(bite)的成本增加，此外，要制作这种台阶结构的控制栅结构和接触插塞需要很多步的光刻工艺，这相应增加了器件的制作成本。

因此，需要提出一种新的半导体器件及其制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件及其制作方法，可以降低3DNAND结构的制作成本，使得每位成本下降。

本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底至少包括存储区域和接触插塞区域；在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的控制栅层；形成覆盖所述多层叠层结构以及所述接触插塞区域的第一介电层，在所述接触插塞区域中的第一介电层中形成与所述多层叠层结构中的控制栅层对应的多个第一接触插塞，所述第一接触插塞由每一所述控制栅层倾斜延伸至所述第一介电层的上表面；在所述第一介电层上形成第二介电层，并在所述第二介电层中形成与所述多个第一接触插塞对应连接的多个第二接触插塞，其中，每个对应的第一接触插塞和第二接触插塞与一个相应的控制栅层连接。