[发明专利]CMOS器件、PMOS器件及NMOS器件的形成方法

说明书

一种CMOS器件、PMOS器件及NMOS器件的形成方法，CMOS器件的形成方法包括：对PMOS区域的不同区域进行第一阈值电压掺杂处理和第二阈值电压掺杂处理，第一阈值电压掺杂处理浓度小于第二阈值电压掺杂处理浓度；且在PMOS区域不同区域的栅介质层上形成的P型功函数层厚度不同；对NMOS区域的不同区域进行第三阈值电压掺杂处理和第四阈值电压掺杂处理，第三阈值电压掺杂处理浓度大于第四阈值电压掺杂处理浓度；且在NMOS区域不同区域的栅介质层上形成的N型功函数层的厚度不同。本发明形成的器件具有不同阈值电压，且不同器件之间的阈值电压差值较大，满足器件性能的需求。

技术领域

本发明涉及半导体技术领域，特别涉及一种CMOS器件、PMOS器件及NMOS器件的形成方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。

阈值电压(Vt)是MOS晶体管的重要参数之一，现有技术中对不同的MOS晶体管的阈值电压有着不同的要求。然而，现有技术形成的半导体器件中，不同MOS管的阈值电压差值较小，半导体器件中的阈值电压差值范围不足以满足器件的需求。

发明内容

本发明解决的问题是提供一种CMOS器件、PMOS器件及NMOS器件的形成方法，满足半导体器件对阈值电压的要求。

为解决上述问题，本发明提供一种CMOS器件的形成方法，包括：提供包括PMOS区域和NMOS区域的基底，所述PMOS区域包括第一P型阈值电压区、第二P型阈值电压区以及第三P型阈值电压区，所述NMOS区域包括第一N型阈值电压区、第二N型阈值电压区以及第三N型阈值电压区；对所述第一P型阈值电压区以及第三P型阈值电压区的基底进行第一阈值电压掺杂处理；对所述第二P型阈值电压区的基底进行第二阈值电压掺杂处理，且所述第一阈值电压掺杂处理的掺杂浓度小于第二阈值电压掺杂处理的掺杂浓度；对所述第一N型阈值电压区以及第三N型阈值电压区的基底进行第三阈值电压掺杂处理；对所述第二N型阈值电压区的基底进行第四阈值电压掺杂处理，且所述第三阈值电压掺杂处理的掺杂浓度大于第四阈值电压掺杂处理的掺杂浓度；在所述基底上形成栅介质层；在所述第一P型阈值电压区的栅介质层上形成第一P型功函数层；在所述第二P型阈值电压区以及第三P型阈值电压区的栅介质层上形成第二P型功函数层，且所述第二P型功函数层的厚度大于所述第一P型功函数层的厚度；在所述第一N型阈值电压区的栅介质层上形成第一N型功函数层；在所述第二N型阈值电压区以及第三N型阈值电压区的栅介质层上形成第二N型功函数层，且所述第二N型功函数层的厚度大于所述第一N型功函数层的厚度；在所述第一P型功函数层上、第二P型功函数层上、第一N型功函数层上以及第二N型功函数层上形成金属层。

可选的，所述第一阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为掺杂浓度为1E12atom/cm³至1E14atom/cm³；所述第二阈值电压掺杂处理的掺杂离子为N型离子，掺杂浓度为5E13atom/cm³至1E16atom/cm³。