[发明专利]负压输出电路

说明书

本发明提供一种负压输出电路，包括依次连接的负压探测单元、比较单元和输出单元，其中，第一输入端、第二输入端、第一电源端和第二电源端连接所述输出单元，所述第一输入端、所述第二输入端以及所述第一电源端还连接所述比较单元，所述第二电源端还连接所述负压探测单元；所述负压探测单元输出比较信号到所述比较单元，当所述第二电源端的电压下降到一预设值时，所述负压探测单元将所述比较信号拉高，所述比较单元将所述第一输入端、所述第二输入端以及所述第一电源端的电压拉低。本发明中，降低输出单元中的晶体管源漏之间的压差，防止输出单元的压差过大损伤器件结构。

技术领域

本发明涉及集成电路技术领域，特别涉及一种负压输出电路。

背景技术

负压输出电压广泛应用于非易失性存储器(non-volatile memory)等需要提供负高压的器件中。参考图1所示，现有技术的负压输出电路包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2，第一电源端VDD连接第一PMOS晶体管P1和第二PMOS晶体管P2，第二电源端VNN连接第一NMOS晶体管N1和第二NMOS晶体管N2，第一电源端VDD为正电压，第二电源端VNN为负电压，第一输入端iIN接第一PMOS晶体管P1的栅极，第二输入端iINb接第二PMOS晶体管P2的栅极，第一输入端iIN通过一反相电路连接第二输入端iINb，当第一输入端iIN为高电位时，第二输入端iINb为低电位，第一PMOS晶体管P1和第二NMOS晶体管N2关闭，第一输出端OUTb输出第二电源端VNN的负电压，第二PMOS晶体管P2和第一NMOS晶体管N1打开，第二输出端OUT输出第一电源端VDD的电压。因此，电路中的第一PMOS晶体管P1和第二NMOS晶体管N2源漏之间的压差为VDD-VNN，压差较大易损伤晶体管的器件结构。同样的，当第一输入端iIN为低电位时，第二PMOS晶体管P2和第一NMOS晶体管N1源漏之间的压差为VDD-VNN，压差较大易损伤晶体管的器件结构。

发明内容

本发明的目的在于，提供一种负压输出电路，解决现有技术中电路的压差过大，易损伤电路中的器件结构的问题。

为解决上述技术问题，本发明提供一种负压输出电路，包括依次连接的负压探测单元、比较单元和输出单元，其中，第一输入端、第二输入端、第一电源端和第二电源端连接所述输出单元，所述第一输入端、所述第二输入端以及所述第一电源端还连接所述比较单元，所述第二电源端还连接所述负压探测单元；所述负压探测单元输出比较信号到所述比较单元，当所述第二电源端的电压下降到一预设值时，所述负压探测单元将所述比较信号拉高，所述比较单元将所述第一输入端、所述第二输入端以及所述第一电源端的电压拉低。

可选的，所述输出单元包括：

第一PMOS晶体管，连接于所述第一电源端和所述第一输出端之间，栅极连接所述第一输入端；

第二PMOS晶体管，连接于所述第一电源端和所述第二输出端之间，栅极连接所述第二输入端；

第一NMOS晶体管，连接于所述第一输出端与所述第二电源端之间，栅极连接所述第二输出端；

第二NMOS晶体管，连接于所述第二输出端与所述第二电源端之间，栅极连接所述第一输出端。

可选的，所述比较单元包括：

第一或非电路，输入端连接第三输入端和所述比较信号，输出端连接所述第二输入端；

第二或非电路，输入端连接所述第二输入端和所述比较信号，输出端连接所述第一输入端；

反相电路，输入端连接所述比较信号，输出端连接所述第一电源端。