[发明专利]改善半导体器件性能的方法

说明书

一种改善半导体器件性能的方法，包括：提供基底，所述基底表面形成有栅极结构；形成覆盖所述栅极结构侧壁表面的第一侧墙；在所述第一侧墙两侧的基底内形成源漏掺杂区；在形成所述源漏掺杂区之后，刻蚀去除所述第一侧墙，暴露出栅极结构侧壁表面；在所述暴露出的栅极结构侧壁表面形成第二侧墙，所述第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数；形成覆盖所述源漏掺杂区以及第二侧墙的层间介质层。本发明位于栅极结构侧壁表面的第二侧墙的材料具有低k，且避免了形成源漏掺杂区的工艺对第二侧墙造成损伤，使得第二侧墙的材料性能稳定，从而形成的半导体器件的运行速率。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种改善半导体器件性能的方法。

背景技术

随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。

然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

然而，现有技术形成的半导体器件的运行速率有待提高。

发明内容

本发明解决的问题是提供一种改善半导体器件性能的方法，提高形成的半导体器件的运行速率。

为解决上述问题，本发明提供一种改善半导体器件性能的方法，包括：提供基底，所述基底表面形成有栅极结构；形成覆盖所述栅极结构侧壁表面的第一侧墙；在所述第一侧墙两侧的基底内形成源漏掺杂区；在形成所述源漏掺杂区之后，刻蚀去除所述第一侧墙，暴露出栅极结构侧壁表面；在所述暴露出的栅极结构侧壁表面形成第二侧墙，所述第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数；形成覆盖所述源漏掺杂区以及第二侧墙的层间介质层。

可选的，所述第二侧墙还位于源漏掺杂区上方以及栅极结构顶部。

可选的，采用原子层沉积工艺形成所述第二侧墙。可选的，所述第二侧墙的材料为低k介质材料。可选的，所述第二侧墙的材料为掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。可选的，在形成所述层间介质层之前，还包括，形成覆盖所述第二侧墙表面的过渡层，所述过渡层的材料与所述第二侧墙的材料不同。

可选的，在形成所述层间介质层之前，还包括，形成覆盖所述过渡层表面的刻蚀停止层。可选的，所述过渡层的材料为氧化硅；所述刻蚀停止层的材料为氮化硅。可选的，所述第一侧墙的材料为氧化硅、氮化硅或氮氧化硅。可选的，所述第一侧墙包括偏移侧墙以及位于偏移侧墙侧壁表面的掩膜侧墙。

可选的，所述偏移侧墙的厚度为2nm～3nm；所述掩膜侧墙的厚度为3nm～6nm。

可选的，所述源漏掺杂区包括位于偏移侧墙两侧的基底内的轻掺杂源漏区、以及位于掩膜侧墙两侧的基底内的重掺杂源漏区。

可选的，形成所述源漏掺杂区以及第一侧墙的工艺步骤包括：形成覆盖所述栅极结构侧壁表面的偏移侧墙；以所述偏移侧墙为掩膜，在所述偏移侧墙两侧的基底内形成轻掺源漏区；接着，在所述偏移侧墙侧壁表面形成掩膜侧墙；以所述掩膜侧墙为掩膜，在所述掩膜侧墙两侧的基底内形成重掺杂源漏区。