[发明专利]超接面半导体组件

说明书

一种超接面半导体组件，其包括基板、设置于基板上的漂移层、轻掺杂区、绝缘层及主环形场板。漂移层具有多个n型掺杂区及多个p型掺杂区，多个n型掺杂区与多个p型掺杂区交替地排列形成超接面结构。漂移层定义一组件区及围绕组件区的一终端区。轻掺杂区位于漂移层内部并连接表面，且轻掺杂区具有一靠近组件区的第一末端部及一远离组件区的第二末端部。绝缘层设置于表面上，并至少覆盖终端区。主环形场板设置于绝缘层上，其中主环形场板覆盖第二末端部。

技术领域

本发明涉及一种半导体组件，且特别涉及一种具有超接面结构的金氧半场效晶体管(MOSFET，全称为“金属-氧化物半导体场效应晶体管”)组件。

背景技术

在超接面(super-junction)晶体管组件中，导通电阻(Rds-on)的增加与崩溃电压(BV)的增加成正比，比传统的半导体结构增加地更加缓慢。因此，超接面晶体管组件可以在维持很高的关断状态(off state)崩溃电压(breakdown voltage,BV)的同时，具有低的导通电阻(R ds-on)。

超接面晶体管组件通常会具有主动区以及位于主动区周围的终止区。当超接面组件在关断状态时，在终止区的垂直方向与水平方向皆会有电场分布。

在常规的超接面晶体管组件中，终端区内的p型掺杂区的俯视形状为环形。然而，在通过磊晶制程来形成p型掺杂区时，在转角处需要形成特殊的晶格面，才能使p型掺杂区在转角处具有较佳的晶格排列。如此，将提高制程难度。另外，在转角处的杂质掺杂浓度较不易控制，也有可能因此而降低超接面晶体管组件在终止区的耐压。

发明内容

本发明提供一种超接面半导体组件，超接面半导体组件的多个p型掺杂区由组件区朝组件区的两相反侧延伸到终端区内，并配合环形场板的设计，可使超接面半导体组件在关断状态(OFF-state)时的崩溃电压符合要求。

本发明其中一实施例提供一种超接面半导体组件，其包括基板、漂移层、轻掺杂区、绝缘层以及主环形场板。漂移层设置于基板上，并具有相反于基板的一表面，其中漂移层内形成多个n型掺杂区及多个p型掺杂区，且多个n型掺杂区与多个p型掺杂区由表面朝基板的方向延伸，并交替地排列，以形成一超接面结构。漂移层定义一组件区及一围绕组件区的终端区。轻掺杂区位于漂移层内部并连接表面，且轻掺杂区具有一靠近组件区的第一末端部及一远离组件区的第二末端部。绝缘层设置于表面上覆盖终端区。主环形场板设置于绝缘层上，使主环形场板覆盖第二末端部。

综上所述，本发明所提供的超接面半导体组件，通过使主环形场板覆盖轻掺杂区的第二末端部，可降低在第二末端部的电场强度，从而提高超接面半导体组件整体的崩溃电压。另外，本发明实施例的超接面半导体组件中，多个p型掺杂区是由组件区朝组件区的两相反侧延伸到终端区内。相较于习知的超接面晶体管组件而言，利用磊晶制程形成这些p型掺杂区时，由于p型掺杂区不具有转角，因而可提高磊晶均匀性，并降低制程复杂度。

为让本发明之上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为本发明一实施例的超接面半导体组件的俯视示意图。

图2为图1中沿线II-II的剖面示意图。

图3A为本发明另一实施例的超接面半导体组件的俯视示意图。

图3B为图3A中在区域A的放大图。

图4为图3A中沿线IV-IV的剖面示意图。

图5为本发明另一实施例的超接面半导体组件的局部俯视示意图。

图6为本发明另一实施例的超接面半导体组件的俯视示意图。

附图标记：

超接面半导体组件1、1’、3；基板10；上表面10a；背面10b；