[发明专利]缓冲电路、半导体集成电路和包括缓冲电路的系统

说明书

根据一个实施例，可以提供一种缓冲电路。缓冲电路可以包括第一缓冲器，第一缓冲器被配置成接收第一外部时钟信号和第二外部时钟信号，以及基于第一外部时钟信号和第二外部时钟信号的下降时间来产生第一预时钟信号。缓冲电路可以包括第二缓冲器，第二缓冲器被配置成接收第一外部时钟信号和第二外部时钟信号，以及基于第一外部时钟信号和第二外部时钟信号的上升时间来产生第二预时钟信号。

相关申请的交叉引用

本申请要求2015年10月20日提交给韩国知识产权局的申请号为10-2015-0145845的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

各种实施例总体而言涉及一种半导体集成电路，更具体地，涉及一种缓冲电路。

背景技术

半导体集成电路趋向于高集成度和高速操作。

半导体集成电路被配置成与时钟信号同步操作。

然而，执行高速操作的半导体集成电路被配置成包括缓冲电路以接收从外部输入的时钟信号并利用时钟信号操作。

发明内容

根据一个实施例，可以提供一种缓冲电路。缓冲电路可以包括第一缓冲器，第一缓冲器被配置成基于第一外部时钟信号和第二外部时钟信号来产生第一预时钟信号。缓冲电路可以包括第二缓冲器，第二缓冲器被配置成基于第一外部时钟信号和第二外部时钟信号来产生第二预时钟信号。缓冲电路可以包括延迟控制块，延迟控制块被配置成基于第一预时钟信号和第二预时钟信号来产生多个延迟控制信号。缓冲电路可以包括第一延迟器，第一延迟器被配置成基于所述多个延迟控制信号来确定延迟时间，将第一预时钟信号延迟确定的延迟时间，以及输出第一内部时钟信号。缓冲电路可以包括第二延迟器，第二延迟器被配置成基于所述多个延迟控制信号来确定延迟时间，将第二预时钟信号延迟确定的延迟时间，以及输出第二内部时钟信号。

根据一个实施例，提供了一种缓冲电路。缓冲电路可以包括上拉电路，上拉电路被配置成在第一输入时钟的每个下降时间处将节点上拉。缓冲电路可以包括下拉电路，下拉电路被配置成在第二输入时钟的每个下降时间处将节点下拉。输出时钟的电平可以在节点处被确定。

根据一个实施例，提供了一种缓冲电路。缓冲电路可以包括上拉电路，上拉电路被配置成在第一输入时钟信号的每个上升时间处将节点上拉。缓冲电路可以包括下拉电路，下拉电路被配置成在第二输入时钟信号的每个上升时间处将节点下拉。输出时钟信号的电平可以在节点处被确定。

根据一个实施例，提供了一种缓冲电路。缓冲电路可以包括第一缓冲器，第一缓冲器被配置成接收第一外部时钟信号和第二外部时钟信号，以及基于第一外部时钟信号和第二外部时钟信号的下降时间来产生第一预时钟信号。缓冲电路可以包括第二缓冲器，第二缓冲器被配置成接收第一外部时钟信号和第二外部时钟信号，以及基于第一外部时钟信号和第二外部时钟信号的上升时间来产生第二预时钟信号。

附图说明

图1是图示根据一个实施例的缓冲电路的示例代表的配置图。

图2是图示图1所示的第一缓冲器的示例代表的配置图。

图3是图示图1所示的第二缓冲器的示例代表的配置图。

图4是图示图1所示的延迟控制信号发生器的示例代表的配置图。

图5是图示图1所示的第一延迟器的示例代表的配置图。

图6是图示图1所示的第二延迟期的示例代表的配置图。

图7示出采用具有上面关于图1至图6讨论的各种实施例的缓冲电路的系统的代表性示例的框图。

具体实施方式

在下文，下面将参照附图经由实施例的各种示例来描述缓冲电路。