[发明专利]集成电路装置及其三维扇出结构和制造方法有效

专利信息
申请号: 201610163609.X 申请日: 2016-01-12
公开(公告)号: CN106960799B 公开(公告)日: 2022-11-22
发明(设计)人: 高伟;龚志伟;叶德洪 申请(专利权)人: 恩智浦美国有限公司
主分类号: H01L21/50 分类号: H01L21/50;H01L21/56;H01L21/60;H01L23/488;H01L23/52;H01L23/31
代理公司: 中国贸促会专利商标事务所有限公司 11038 代理人: 刘倜
地址: 美国得*** 国省代码: 暂无信息
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摘要:
搜索关键词: 集成电路 装置 及其 三维 结构 制造 方法
【说明书】:

制造用于集成电路装置的3D扇出结构的方法,包括:提供衬底载体,其具有相对的第一和第二表面,以及在第一和第二表面之间延伸的孔。将第一半导体管芯接合至衬底载体的第一表面,使得第一管芯覆盖衬底载体的孔。将封装剂和第二管芯沉积放置在衬底载体的孔内,使得第二管芯的有效表面暴露并且与衬底载体的第二表面共面。随后将一个或者多个再分配层施加至衬底载体的第二表面上,来形成3D扇出结构。

技术领域

发明一般涉及制造三维扇出结构的方法,并且更具体地,涉及制造用于集成电路装置的三维扇出结构的方法。

背景技术

扇出(fan-out)晶片级封装(WLP)通过在单个集成电路封装内的半导体管芯(die)的纵向集成使得能够实现三维(3D)结构。因此,扇出WLP已经变成增加能够集成在单个集成电路装置内的功能的重要技术。

用于在集成电路装置内制造晶片级扇出的常规技术通常包括诸如面板化(panelization)工艺、封装通孔(through package via)工艺和双面构建(double sidedbuild-up)工艺之类的工艺。对于在集成电路装置内晶片级扇出的制造,这些工艺为增加了大量的成本,带来了可制造性和可靠性问题。

例如,采用常规的FOWLP(扇出晶片级封装)制造工序,管芯和部件常常“正面朝下”放置在临时的载带/载体上(即,“有效”侧与载带/载体接触),来确保管芯和部件共面。接下来是包封,以将管芯和部件组装成“面板”以供构建。为了在管芯和部件的有效侧上执行构建,面板被翻转并且载带/载体被移除。载带/载体移除工艺常常涉及专门的热、光学和机械处理工艺,这使得产品流程复杂化和成本增加。同时,因为管芯和部件在包封之前进行放置,包封剂的收缩会引起“管芯偏移”,这会导致大的成品率损失。当FOWLP用于大面板尺寸和精细节距(pitch)的产品时,管芯偏移尤其成为问题。

除了工艺流程复杂和管芯偏移的挑战之外,带/载体工艺还会导致面板上不期望的形貌(topography)。这是因为管芯/部件在放置期间穿透进入了带/载体粘附剂中,如图1所示。结果,在后续被包封和带/载体移除时,管芯/部件穿透入粘附剂的区域将从包封剂的表面凸出,造成管芯对模具或者部件对模具的不共面,如图2所示。该不平坦会影响构建层的连续性,并且在再分配层的构建之后产生管芯/部件级的应力,潜在地导致管芯/部件和再分配层的损坏,以及导致粘附剂空隙。

因此,用于在集成电路装置内制造晶片级扇出的、不会导致这种冗长的,高成品率损失和复杂的工艺的技术,将有助于降低成本,并提高这种集成电路装置的可制造性和可靠性。

附图说明

参考以下对优选实施例的描述以及附图,将最佳地理解本发明及其目的和有益效果,在附图中:

图1是在放置期间管芯/部件穿透进入带/载体粘附剂的问题的简化截面视图;

图2是作为其穿透进入带/载体粘附剂的结果,在包封之后管芯/部件不共面问题的简化截面视图。

图3至9示出了一系列简化截面构建视图,该些视图示出了依照本发明实施例的制造用于集成电路装置的3D扇出结构的方法的示例;

图10是具有多个管芯和部件的3D扇出结构的示例的简化截面视图;以及

图11至18示出了一系列简化截面构建视图,该些视图示出了制造用于集成电路装置的3D扇出结构的方法的替代性示例。

具体实施方式

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