[发明专利]同步信号传输方法及装置、FPGA

说明书

本发明公开了同步信号传输方法及装置、FPGA，用以保证在FPGA内部对同步信号采样以及使用的正确性，进而保证整个链路数据传输的正确性。该方法包括：FPGA中的采样寄存器接收从FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该采样寄存器为FPGA中预设位置的寄存器；其中，从FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；采样寄存器通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给FPGA中的使用该同步信号的每一寄存器。

技术领域

本发明涉及通信技术领域，尤其涉及同步信号传输方法及装置、现场可编程门阵列(Field Programmable Gate Array，FPGA)。

背景技术

JESD204B标准提供一种在一个或多个数据转换器与数字信号处理器件之间建立接口的方法，例如模数转换器(Analog to Digital Converter，ADC)与FPGA之间的接口，或数模转换器(Digital to Analog Converter，DAC)与FPGA之间的接口，相比于通常的并行数据传输，JESD204B是一种更高速度的串行接口。它减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。由于JESD204B链路需要在数据传输之前建立，因此存在新的挑战，必须采用新的技术来确定接口是否正常工作。

在现有的基于JESD204B标准的接口方案中，时钟芯片同时给FPGA和ADC/DAC提供JESD204B使用的参考时钟和同步信号(SYSREF)，FPGA侧使用的SYSREF信号共经过两段走线，第一段是从时钟芯片到FPGA的输入管脚，第二段是从FPGA输入管脚到FPGA内部采样SYSREF的寄存器，该寄存器的工作时钟与时钟芯片提供给FPGA的参考时钟同源。然而，对于上述第二段走线，由于SYSREF信号从FPGA的输入管脚进入FPGA后，理论上可以被FPGA内部的任何一个寄存器寄存，因此，SYSREF信号的传输时延会随着FPGA内部每次布线结果的不同而变化，这样就有可能发生SYSREF信号到达FPGA内部的采样寄存器的时刻不满足该寄存器的建立时间，导致SYSREF信号采样错误，进而造成JESD204B的本地多帧时钟错误，帧和多帧边界定位错误，链路无法正确发送或接收数据。

综上所述，现有的JESD204B使用方案中，无法保证SYSREF信号从FPGA输入管脚到内部采样寄存器的时延满足寄存器的建立时间，因此无法确定SYSREF信号在FPGA内部采样的正确性，进而无法保证数据传输的正确性。

发明内容

本发明实施例提供了同步信号传输方法及装置、FPGA，用以保证在FPGA内部对同步信号采样以及使用的正确性，进而保证整个链路数据传输的正确性。

本发明实施例提供的一种同步信号传输方法包括：

FPGA中的采样寄存器接收从所述FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该采样寄存器为所述FPGA中预设位置的寄存器；其中，从所述FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；

所述采样寄存器通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。