[发明专利]存储器元件及其制作方法

说明书

本发明公开了一种具有多个存储单元的存储器元件及其制作方法。该存储器元件包括由多个由导电条带所构成的多个叠层结构。其中，这些导电条带是被多个绝缘条带所分隔。包含浮置栅极的数据储存结构是沿着叠层结构中的导电条带设置。垂直通道膜设置于叠层结构的侧壁上。多个存储单元中的多个存储单元具有位于垂直通道膜中的通道，和位于导电条带中的控制栅极。隧穿氧化层位于垂直通道膜和浮置栅极之间。浮置栅极可以和叠层结构中的导电条带共平面，或位于叠层结构中的导电条带之间。

技术领域

本发明是有关于一种高密度存储器元件。特别是一种内部具有多层存储单元平面层(multiple planes of memory cells)用来提供三维立体阵列的存储器元件及其制作方法。

本申请案是与美国编号14/637,204，申请日为2015年3月3日，标题为“U-SHAPEDVERTICAL THIN-CHANNEL MEMORY”，代理人案号为(Attorney Docket No.2147-1B)，的未公告共同申请案相关。其中该申请案将通过引用并入(incorporated by reference)的方式，将此申请案全文收载于本发明内容之中。

背景技术

高密度存储器元件已被设计维包含快闪存储单元或其他存储单元的阵列形式。在一些案例中，这些存储单元包含可被安排在立体架构中的薄膜晶体管。

在一些案例中，立体存储器元件包括多个NAND存储单元串行的叠层结构(stacksof NAND strings of memory cells)。这些叠层结构包括多个被绝缘材料分开的有源串行(active strips)。立体存储器元件包括多个包含有多条字线结构、多个串行选择结构和多个接地选择结构的阵列。而这个阵列直交排列在这些叠层结构上方。存储单元则形成于这些叠层结构的有源串行与字线结构之间的交叉位置(cross-points)上。

其中一种存储单元被称为电荷捕捉存储单元(charge trapping memory cell)是使用电何捕捉介电层(dielectric charge trapping layer)。典型的电荷捕捉存储单元是由包含源极、漏极和栅极的场效晶体管所组成。其中，源极和漏极被通道分离；栅极介由电荷捕捉结构和通道分离。电荷捕捉结构包括隧穿介电层(tunnel dielectric layer)、电荷捕捉介电层和阻挡介电层(blocking dielectric layer)。根据传统电荷捕捉存储器的设计，其是一种硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)元件。其中，元件的源极、漏极和通道皆是形成在硅本体(silicon body)中；隧穿介电层是由硅氧化物所构成；电荷捕捉介电层是由氮化硅所构成；阻挡介电层是由硅氧化物所构成；且栅极包括多晶硅。

另一种存储单元被称为浮栅存储单元(floating gate memory cell)，浮栅存储单元具有包括浮置栅极和控制栅极的双栅极金属-氧化物-半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)结构。浮栅存储单元可通过以浮置栅极来捕捉电子，并修饰浮栅存储单元的阈值电压的方式，来进行写入而代表一个逻辑电位(logic level)。其中，阈值电压是施加于控制栅极以使双栅极金属-氧化物-半导体场效晶体管导通的电压。

制作浮栅存储器元件的工艺比制作电荷捕捉存储器元件的工艺还要复杂。特别是制作浮栅存储单元立体阵列的工艺。例如在制作浮栅存储器元件的浮置栅极时，例如在进行如美国编号第专利案所述的自对准金属-氧化物-半导体场效晶体管(Self-AlignedMOS，SAMOS)工艺时，可能需要额外的掩模。以氮化硅为基底的电荷捕捉存储器元件在工艺整合和制作方法上相对较不复杂。因为氮化硅本身就是一种绝缘膜，不需要额外掩模来对氮化硅进行图案化。在立体架构中，这是降低工艺整合复杂度的优势。

因此，有需要提供立体集成电路存储器一种浮置栅结构以降低其制造的复杂程度。