[发明专利]一种FPGA电路及其设计方法

说明书

本发明公开了一种FPGA电路及其设计方法，所述电路包括输入输出单元、布线单元和可配置逻辑单元，所布线单元包括第一多路选择器，所述可配置逻辑单元包括组合逻辑电路；所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电路直接连接，通过在所述输入输出单元与可配置逻辑单元中的组合逻辑电路之间增加设置一个寄存器电路，缩短了输入输出单元中寄存器与可配置逻辑单元中的寄存器之间的关键路径，降低了两寄存器之间的延迟，解决了无法达到对于高速信号电路设计的设计要求的技术问题，实现了可根据不同的设计要求调整FPGA的时序的功能，提高了FPGA电路设计的最大频率。

技术领域

本发明涉及可编程集成电路设计领域，尤其是一种FPGA电路及其设计方法。

背景技术

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

一般来说，FPGA由如下部分组成：输入输出单元、可配置逻辑单元、内部存储单元、全局时钟网络单元、乘法器、布线资源(Routing Resource)等其他资源。通过以上的单元模块，用户可以自由编程实现自己所需要的功能电路。同时，在应用FPGA做设计时，不仅仅需要满足功能的需要，很多时候需要满足时序的设计要求，比如：需要设计一个电路设计，并且对设计的最大频率有严格的要求，但是在进行设计的过程中，在某些地方或者路径上的设计不符合这个最小延迟要求，这个时候，往往需要利用flip_flop(触发器)资源的调整来改变该设计的整体时序。

对于目前的FPGA资源，flip_flop只在输入输出单元，可配置逻辑单元等模块中，在routing资源中不存在对应的flip_flop资源。所以，设计时最短路径是从一个flip_flop经过routing然后到另外的flip_flop。这种情况下，它的延迟是包含从第一个flip_flop到routing之间的组合逻辑延迟t1，以及routing的延迟t2，和routing到第二个flip_flop之间的组合逻辑延迟t3，这三个部分。引入的路径相对比较长，一般情况下，能够满足需要，但是遇到高速信号时，这种结构可能无法满足设计的需求。

发明内容

本发明解决的主要技术问题是：本发明提供了一种FPGA电路以及设计方法，解决了现有的FPGA设计中对于设计关键路径延迟较长，无法达到对于高速信号电路设计的设计要求的技术问题。

为解决上述技术问题，本发明采用以下技术方案：

本发明提供了一种FPGA电路，包括：输入输出单元、布线单元和可配置逻辑单元，所述布线单元包括第一多路选择器；所述可配置逻辑单元包括组合逻辑电路；

所述第一多路选择器的输入端与所述输入输出单元的输出端连接，所述第一多路选择器的输出端与所述组合逻辑电路的输入端之间通过寄存器电路直接连接。

在本发明的另一实施例中，所述寄存器电路设置于所述布线单元中，所述寄存器电路的输入端与所述第一多路选择器的输出端连接，所述寄存器电路的输出端与所述组合逻辑电路的输入端连接。

在本发明的另一实施例中，所述布线单元还包括：缓冲器单元和第二多路选择器；

所述缓冲单元，用于接收所述第一多路选择器输出的输出信号，并将所述输出信号作为第二输出信号发送至所述第二多路选择器；

所述寄存器，用于将所述输出信号作为第一输出信号发送至所述第二多路选择器；